摘要：自动测试设备（ATE）细分领域多元，市场需求存在差异：不同类型芯片的测试需求的侧重点不同，ATE根据下游应用可细分为存储测试机、SoC测试机、模拟/混合类测试机、射频测试机；全球ATE市场以存储器和SoC测试为主，在AI兴起大背景下SoC测试机与存储测试机有望
ATE细分领域多元，AI兴起背景下SoC/存储测试机加速放量
自动测试设备（ATE）细分领域多元，市场需求存在差异：不同类型芯片的测试需求的侧重点不同，ATE根据下游应用可细分为存储测试机、SoC测试机、模拟/混合类测试机、射频测试机；全球ATE市场以存储器和SoC测试为主，在AI兴起大背景下SoC测试机与存储测试机有望加速放量。
（1）SoC测试机：主要针对SoC芯片的测试系统，其核心技术壁垒在于复杂多样的测试板卡。这些板卡需集成逻辑模块、微处理器（MCU/CPU）、数字信号处理器（DSP）、嵌入式存储器、外部通信接口、模拟前端（含ADC/DAC）、电源管理模块（PMIC）、人工智能加速器（如NPU）和安全加密模块等。SoC测试机适用于微处理器（如GPU、MCU、CPU）、通信芯片等纯数字芯片，以及数模混合或数字射频混合芯片，测试引脚数可达1000以上，对信号频率要求高，尤其是数字通道。目前，市场上的SoC测试机价格区间为20-150万美元，主要供应商包括泰瑞达、爱德万和华峰测控，国产化率较低。
（2）存储测试机：主要用于对存储器进行测试，其运行原理与模拟测试机或SoC测试机相似，但主要差异在于使用的测试板卡。尽管存储器的逻辑电路部分相对简单，且无需像SoC测试机那样搭配多种板卡，但由于存储单元数量众多且数据量巨大，存储测试机需具备较多的管脚数，并对速率和信号同步性提出更高要求，因此存储器对测试板卡的速率和通道数有极高要求。目前，市场上存储测试机的价格区间为100万至300万美元，主要供应商为爱德万，国产化率极低。
（3）射频测试机：射频测试机主要用于测试射频器件、模块及系统，通过发射和接收射频信号，精确测量频率、功率、调制特性、增益、噪声系数、谐波等性能指标。它具备复杂的射频信号生成和分析能力，可处理不同频率、功率和调制方式的信号，并对微弱反馈信号进行精确分析。射频测试机通常配备高带宽信号处理通道、高精度频率合成器和信号检测器等关键部件，对电磁兼容性和测试环境稳定性要求较高。目前，射频测试机的市场价格在30-40万美元之间，主要供应商为泰瑞达和爱德万，国产化率较低。
（4）模拟/混合类测试机：主要针对以模拟信号电路为主、数字信号为辅的半导体而设计的自动测试系统，被测电路主包括电源管理器件、高精度模拟器件、数据转换器、汽车电子及分立器件等。其中模拟信号是指是指信息参数在给定范围内表现为连续的信号，或在一段连续的时间间隔内，其代表信息的特征量可以在任意瞬间呈现为任意数值的信号；数字信号是指人们抽象出来的时间上不连续的信号，其幅度的取值是离散的，且幅值被限制在有限个数值之内。模拟/混合类测试机技术难度整体不高，价格区间在5-15万美元，主要玩家为国外泰瑞达、国内华峰测控、长川科技和上海宏测，国产化率较高。
SoC测试机和存储测试机占据了测试机市场的半壁江山；随着AI技术的兴起，SoC测试机的市场占有率逐渐增加。根据SEMI的数据，2022年全球半导体测试机市场中，SoC测试机的市占率约为60%，相较于2018年的23%显著提升了37pct；存储测试机的市占率约为21%，模拟混合测试机约为15%，而射频模拟测试机的占比最小，约为4%。
随着AI芯片需求持续放量，SoC测试机、存储测试机市场占比进一步提高。根据爱德万年报数据，2022-2026年SoC测试机市场空间分别为40.1/34.9/40.3/48.0/53.4亿美元。若我们假设测试机销售额占比稳定在63.1%，再假设SoC、存储、模拟和射频在测试机中销售额占比分别为55/28/12/5%；则我们预估2025年半导体测试设备市场空间有望突破138亿美元，SoC与存储测试机分别合计达48/24亿美元。
SoC测试机：AI/HPC芯片测试量和时长激增，带动设备需求
AI及数字货币技术爆发式发展，对AI芯片性能及算力要求更高。（1）随着ChatGPT等生成式AI技术的兴起，AI芯片数据处理能力要求显著提升。例如，从2018年OpenAI推出的GPT-1模型（1.17亿参数）到2023年的GPT-3.5（1750亿参数），参数量增长了近1500倍。（2）加密货币对高算力和低能耗的需求推动了对高性能芯片需求。例如，Antminer S19 Pro ASIC芯片的算力可达110 TH/s，能效比为21.5 J/TH。
高性能算力（HPC）/AI芯片通过提升系统集成度和采用更高制程工艺来满足AI及数字货币带来的新算力与能耗需求。（1）HPC/AI芯片处理器组件集成度显著提升，一个芯片系统涵盖Chiplet设计、多个处理器芯片、IO芯片和HBM；（2）芯片制程显著提升，更高的晶体管密度不仅带来了更快的处理速度和更低的延迟，还实现了更低的功耗。例如7nm芯片相比14nm芯片，功耗降低了57%。
AI/HPC芯片的高集成度、高稳定性要求以及先进制程特性，导致测试量与测试时间显著增加，从而推动了对SoC测试机的需求增加：
（1）AI/HPC芯片步入先进制程：更低的制程（如4nm）使得芯片能够在相同面积上集成更多被测晶体管，例如英伟达最新的Blackwell GPU（4nm工艺）集成了超过2080亿个晶体管；
（2）结构复杂性提升：从FinFET转向更复杂的GAA结构，并在2nm制程下即将采用的CFET技术引入了新的失效节点；
（3）Chiplet设计：现代HPC/AI芯片广泛采用Chiplet架构，即将多个小芯片集成在一起。这不仅需要在封装前单独测试每个Chiplet的性能（Die Level Test），还需要验证其在封装后的协同工作能力；
（4）先进封装：2.5D-3D芯片中包含的裸片数量增多、晶体管数量伴随增加，并可能引入新的故障模型，因此需要在封装前对每一个单独裸片进行测试；
（5）AI/HPC芯片对良率更高：算力中心对芯片良率要求更高，由于一个卡组故障就会导致算力损失。
SoC测试机：AI时代扫描测试应用多，测试时间明显拉长进而带动设备需求
扫描测试（Scan Test）是目前主流的测试策略，其主要优势在于可以通过一个管脚输入多个测试向量。例如，当有10个测试项对应10个测试向量时，扫描测试可以将这些向量依次串行输入，并将结果依次串行输出，通过一套端口即可完成10个测试项的测试。此外，通过增加更多测试图案，扫描测试能够覆盖更多晶体管，从而实现更高的测试覆盖率，通常可达95%-99.5%。
虽然扫描测试能够有效缓解管脚数量的物理限制，但通过单一管脚依次测试多个向量会导致测试时间显著增加，进而提升了对测试机的需求量。
SoC测试机：芯片复杂性及支撑提高显著提升测试需求
2010s的测试流程相对简单，测试量较少。由于此时集成电路的复杂度相对较低，晶体管的数量和种类较少，所以测试的需求和复杂性都相对较低。同时由于测试技术的限制和简单的芯片设计，所以前道和后道的测试量大致相当。
这一时期芯片仅需进行三种类型测试：（1）晶圆端测试的扫描测试；（2）最终测试的扫描测试；（3）系统级测试中的任务模式测试。
2020年以来，随着芯片复杂性与性能要求提高，ATE测试量不断增加，带动SoC测试机需求激增：（1）晶圆端：由于晶体管数量的增加以及新的故障模型的出现，晶圆端在原有扫描测试基础上新增了额外的晶体管与故障模型测试；（2）裸片测试：为了确保切片处理后，没有给芯片引入新的缺陷或影响其性能，因此新增了裸片测试 ；（3）终测：随着2.5D-3D芯片中裸片数量的增加、晶体管数量的上升以及新故障模型的引入，新增了针对多裸片、故障模型及晶体管的测试。
SoC测试机：测试类型与用途广泛，可应用多种测试需求
SoC测试机用途广泛，也能够适配部分存储、数字、模拟等测试需求。凭借其强大的电源和板卡资源性能，SoC测试机不仅可以用于测试SoC芯片，而且通过调整板卡配置，还能用于测试数字电路、模拟电路、存储器、I/O、功耗和电磁干扰。测试类型涵盖扫描测试、功能测试、内建自测试等多种模式，其中应用最广泛的是扫描测试。
存储测试机：AI芯片发展出现“内存墙”，内存已成最大制约
内存墙问题包括内存容量有限、内存传输带宽不足及传输延迟问题。计算逻辑与片上内存之间、计算逻辑与DRAM 内存之间、不同sockets上不同处理器之间都存在同样的问题。对于单个芯片，芯片内寄存器、二级缓存、全局存储器等之间的内存传输成为瓶颈。当模型超过了单芯片可用的内存容量和带宽，需要利用分布式内存并行技术将训练/服务扩展到多个加速器。由于片间带宽小于片内带宽，此时会面临更严重的内存墙问题。
存储测试机：AI应用及内存墙问题大幅提振对高带宽存储需求
AI训练与推理急需高带宽存储芯片。高带宽是复杂AI/ML算法的基本需求，同时端侧AI推理更重视计算效率、时延、性价比等。以ADAS为例，L2+/L3级别的复杂数据处理需要超过200GB/s的内存带宽；L5级的高阶自动驾驶要能够独立地对周围动态环境做出反应，需要超过500GB/s的内存带宽。单纯依靠堆砌额外数量的GPU和AI加速器，很难在成本、功耗、系统架构等方面获得竞争优势，AI应用端更需要高带宽内存来解决内存墙。
HBM具备高带宽、低延迟、低功耗等优势。高带宽存储器（HBM）是一种采用三维堆叠和硅通孔（TSV）等技术的高性能DRAM，其核心优势在于采用微凸块技术缩短了DRAM和逻辑芯片之间的信号传输距离，同时通过增加存储多层堆栈的数量和位宽实现了更大的存储容量和更多的I/O引脚数量、降低了I/O工作电压并减少了信号线的数量和长度，因此具备高带宽、低延迟和低功耗等优势，是应对内存墙问题的核心技术。
存储测试机： HBM产业地位上升，成为AI芯片主流方案
主流AI训练芯片多采用HBM。以英伟达H100 为例，1 颗H100由1颗 GPU+6 颗 HBM通过CoWoS技术封装集成，其中5颗是 active HBM2E，每颗 HBM2E由8层2GB DRAM Die堆叠组成。HBM也是AI芯片中占比最高的部分。英伟达H100成本接近3000美元，其中占比最高的即SK海力士的HBM，约2000美元。
HBM工艺进步极大提升AI算力芯片性能。H200作为 H100的升级款，依然采用Hopper架构（1GPU+6HBM）和台积电4纳米工艺，GPU 芯片、核心数、频率都没有变化，性能进步完全来自于首次搭载的HBM3E显存，使H200拥有141GB内存和4.8TB/s带宽，大大超过了H100的80GB和3.35TB/s。在HBM3E加持下，H200让Llama-70B推理性能几乎翻倍， 运行GPT3-175B也能提高60%，HBM工艺进步极大提升了芯片性能。
存储测试机： HBM堆叠技术大幅提升测试工艺需求
HBM采用多层DRAM堆叠结构及2.5D封装。与 DRAM 芯片不同,HBM 采用多层“已知良好堆叠芯片”（KGSD）设计，将4层或更多层的DRAM芯片堆叠在逻辑芯片上,每层KGSD 采用了大量的 TSV 和微凸块。且最终的 HBM 产品不是封装级成品而是以 KGSD 的形式提供，这对 HBM 产品的测试提出了重要挑战。
HBM与传统DRAM测试流程区别
数据来源： 《高带宽存储器的技术演进和测试挑战》（陈煜海等），东吴证券研究所
HBM 测试包括晶圆级测试和 KGSD测试，晶圆级测试增加了逻辑芯片测试，KGSD 测试替代了常规的封装级测试。晶圆级测试针对DRAM芯片和逻辑芯片，其中DRAM晶圆测试与常规DRAM测试相同，而逻辑晶圆需要进行逻辑测试。对测试合格的HBM晶圆进行切片和多层堆叠工艺处理，即可形成KGSD产品。HBMKGSD测试包括老化应力测试、高低温条件下的功能、电性能、电参数测试等。
HBM高集成度、内嵌式I/O 及裸片堆叠封装的技术特征，大幅提升了存储测试工艺的复杂度和难度。HBMKGSD测试主要采用ATE测试机台、晶圆探针台和专门制作的测试探针卡,通过DA接口进行基础逻辑芯片测试和DRAM核心芯片测试。HBM KGSD的动态老化应力测试、大量内部TSV 结构的可靠性测试、高速性能测试、数量超过1000的PHY I/O测试、2.5D SiP测试等是HBM芯片测试和质量保证的难点。
存储测试机： HBM提高对测试设备硬件要求，专用化趋势明显
HBM除增加测试环节外，也对测试设备的电流承载能力、测试精度、高并行处理能力、EDA算法等都提出了更高要求。
（1）由于HBM采用先进制程，单一元器件电压比较小（不到1v），但元器件高度集成导致整体功耗较大，最终要求测试电流达到1000-2000A之间，对测试机的电源板卡和DPS芯片要求较高；
（2）由于HBM内部为高速DRAM存储片，对于测试的数据速率要求很高，由此催生对于测试设备内部TG芯片和主控芯片的要求上升。TG芯片主要用于生成高精度时序生成，控制总体计时精度，目前业内最先进的存储测试设备已经可以将总体计时精度控制在±45皮秒。主控芯片则直接决定测试速率，目前最先进的T5801已经可以达到36Gbps PAM3和18Gbps NRZ速率；
（3）HBM3总线位宽可能达1024位，测试过程需要大量数据管脚和对应通道数。但受限于封装技术，物理管脚数量可能无法等比增加，需为测试设备引入多通道时分复用（TDM）技术、动态通道分配技术、高速串行接口和宽总线架构等特殊设计以实现单个物理管脚支持多个逻辑通道，进而实现高密度并行测试处理。
存储产品换代周期大幅缩短，需要大容量、高速率、多通道测试能力，采用数字信号测试设备兼测存储器的模式面临严峻挑战，存储测试设备专用化将是大势所趋，由此催生对于新存储测试设备需求。目前爱德万推出的专门针对HBM测试进行优化的T5503HS2，拥有约16256个通道，实现了业界最高的并行测试能力。同时测试速度可达9Gbps、总体计时精度在±45皮秒和高稳定度可编程的电源，实现了高精度高速测试。
存储测试机：测试实例——V9300测试NAND Flash
ATE系统和测试流程描述（以爱德万V9300ATE测试NAND Flash芯片为例）：
1. PC机：安装有V93000测试软件SmarTest，用于创建和管理测试工程，包括定义待测芯片参数、设置电平和时序、生成测试向量、编写测试方法、调试测试程序以及进行测试结果的统计与分析。
2. 电源板卡DPS64：为待测NAND Flash芯片提供稳定的电源，并可用于测试电源电流。
3. 数字板卡PS1600：发送控制信号和数据信号到NAND Flash，配置电平、时序、测试向量，相当于NAND Flash的控制器，控制NAND Flash的操作。
4. 设备接口板（DIB）：封装在测试头（Test Head）中，用于匹配ATE测试头管脚分布，将信号源发出的信号传输到DUT中，同时有电源引脚、控制引脚和I/O引脚与DUT相连。
5. 待测芯片（DUT）：待测的NAND Flash芯片，放置在翻盖式插座中，便于更换和检查。
测试机核心难点：测试工艺核心为数字电路功能测试
IC 测试是指依据被测器件（DUT）特点和功能，给DUT提供测试激励（X），通过测量DUT输出响应（Y）与期望输出做比较，从而判断DUT是否符合格。根据器件类型，IC测试可以分为数字电路测试、模拟电路测试和混合电路测试。数字电路测试是IC测试的基础，绝大部分现代芯片测试都需要数字IC测试。数字IC 测试一般有直流测试、交流测试和功能测试。
功能测试是数字电路测试的根本，用于验证IC是否能完成设计所预期的工作或功能，一般在ATE上进行。ATE可以根据器件在设计阶段的模拟仿真波形，输入一系列有序或随机组合的测试图形，以电路规定的速率作用于DUT，再在电路输出端检测输出信号是否与预期图形数据相符，以此判别电路功能是否正常。其关注的重点是图形产生的速率、边沿定时控制、输入/输出控制及屏蔽选择等。
测试机核心难点：测试板卡与专用芯片为核心壁垒
测试板卡是ATE设备核心硬件，仅需更换测试板卡就可实现多种类测试以及测试性能提升，无需更换机器。以V93000为例，在更换AVI64板卡之后可以测试电源及模拟芯片；更换PV18板卡后可以实现高速高精度的大功率电压/电流测量；更换WaveScale MX板卡后可实现高并行，多芯片同测及芯片内并行测试。
测试板卡中主要包括PE（Pin Electronics）芯片、TG（Time Generation）芯片和主控芯片等专用芯片。其中PE主要用于各种高精度电平电流的提供和测量，TG负责所有波形的时序控制，主控芯片控制测试通道的具体工作。
（1）PE和TG芯片：由于技术难度极大、市场空间较小，被ADI、TI等公司垄断；（2）主控芯片：多采取ASIC架构以保证测试速度，而ASIC架构芯片的开发需要极大的成本和漫长的迭代时间，进入门槛极高，如果采用相对易开发的FPGA架构则仅有最多800Mbps的数字通道速度，远远达不到现有测试要求，800Mbps以上的高端机型需要用到自己研发的ASIC芯片。
测试机竞争格局：爱德万、泰瑞达为全球SoC、存储测试机龙头
2024年数字SoC测试机爱德万占全球约60%，泰瑞达约30%；中国大陆地区爱德万市占率接近60%，泰瑞达约15%。
以爱德万的V93000可扩展平台为例：如今SoC集成了越来越多的功能，汽车芯片、工业芯片、移动设备的电源管理芯片等往往都集成了高速数字电路、高压电路、模拟电路、混合信号电路中的两种或三种。大多数自动化测试系统无法测试这些单颗SoC中的所有功能。V93000提供了一系列兼容测试，用户可以用V93000这一个平台来完成全部测试任务。随着测试需求的变化，系统设计可以很容易地用新模块和工具扩展配置。
2024年存储器测试机的竞争格局来看，全球爱德万市占率约占55%，泰瑞达约40%；中国大陆地区爱德万略高于泰瑞达，爱德万约50%，泰瑞达约40%。
海外龙头在存储测试机领域起步较早，爱德万在存储测试机领域的主要型号有T583x系列（T5833（DRAM和NAND）、T5835（DRAM和NAND）、T5830（NOR和NAND））、T5503HS2（DRAM、HBM等），测试速率最高达32Gbps，最新一代T5801超高速DRAM测试设备支持下一代GDDR7、LPDDR6 和 DDR6测试；泰瑞达在存储测试领域的主要型号为Magnum系列,包括Magnum2（NAND、RAM、SOC）、MagnumEPIC（DRAM）、MagnumV（NAND和DRAM）、MagnumVUx（NAND）等。
测试机竞争格局：华峰测控、长川科技等为国内测试机龙头
国内半导体测试设备领先企业包括华峰测控、长川科技、精测电子子公司武汉精鸿等。（1）模拟测试机领域：国内包括华峰测控、长川科技已经占据国内相当一部分市场份额，国产化率已达90%；（2）存储测试机领域：武汉精鸿的老化（Burn-In）产品线在长江存储实现批量重复订单、CP/FT产品线相关产品已取得相应订单并完成交付，长川科技亦有发力；（3）SoC测试机领域：长川科技、华峰测控等已经在积极布局。华峰测控推出了对标V93K架构的STS8600系列SoC测试机、长川科技推出了可实现高速高并行测试的D9000 SoC测试设备。但二者共同面临ATE中专有芯片问题。
来源：思瀚研究院
