摘要：2025年9月，英特尔CEO基辛格在财报会上兴奋宣布第二台High-NA EUV光刻机到位，单台成本26.47亿人民币。

2025年9月，英特尔CEO基辛格在财报会上兴奋宣布第二台High-NA EUV光刻机到位，单台成本26.47亿人民币。

同期台积电技术团队表示这类设备大规模应用至少还需5年。

英特尔已投入52亿购买两台设备，第二季度产量仅3万片晶圆，连传统EUV设备产能的一半都不到。

ASML年产能5-6台，全球需求70-80台。

这个巨大供需缺口背后，隐藏着一场关于技术路线和商业逻辑的博弈。

2023年底，ASML发布High-NA EUV量产计划，型号TWINSCAN EXE:5000

技术规格显示：数值孔径从传统0.33提升至0.55，分辨率从13nm提升至8nm，单次曝光晶体管密度提升2.9倍。

每台设备售价超过4亿美元，约合26.47亿人民币。

当台积电和三星还在观望时，英特尔直接包揽了2025年上半年的全部产能。这个决定震惊业界——两台设备总投资52亿人民币，相当于建设一个中型芯片厂的投入。

重量达150吨，相当于两架空客A320客机。需要250个集装箱运输，250名工程师历时6个月安装。设备高度等同3层楼，迫使英特尔专门建造更高的厂房扩建来容纳。

功耗从传统EUV的1.5兆瓦增加至2兆瓦，主要因为光源需要额外0.5兆瓦电力支持。

2024年，全球首台High-NA EUV在英特尔俄勒冈州D1X工厂完成安装。ASML发言人透露安装细节：安装期间需要大到"可以容纳半个公司"的真空容器来验证光学系统。

德国蔡司提供的反射镜尺寸是传统EUV的两倍，表面平整度必须控制在20皮米内。这相当于如果反射镜放大到中国国土面积，整个表面的最大凸起和下凹不会超过0.4毫米。

每台EUV设备包含超过3万个蔡司组件，蔡司在EUV技术方面拥有超过2000项核心专利。

2025年第二季度，英特尔公布关键数据：3万片晶圆/季度。对比数据显示，传统EUV设备同期产能6-8万片，High-NA设备利用率仅约30%。

理论每小时185片的产能远未达到，实际表现与预期差距巨大。

每台设备26.47亿投入成本，年运营费用3000万美元，投资回报期延长至8-10年。

英特尔原计划在Intel 18A节点使用High-NA技术，但制程开发推迟至2024年下半年，且发现传统EUV加多重曝光可达到相同效果，成本却降低40%。

供应链瓶颈进一步加剧了困境。

蔡司作为EUV光学系统的独家供应商，反射镜生产周期长达12个月。每片反射镜由40-50层交替的硅和钼组成，每层厚度约2.7nm钼+4.1nm硅，总厚度250-350nm。

镜面制造采用直流磁控溅射工艺，需要在极高真空环境下一层层精确沉积，容错率几乎为零。

2024年6月，台积电研发高级副总裁米玉杰在硅谷技术研讨会首次表态："台积电将在2024年引入高数值孔径的极紫外光刻机，主要用于研发和基础设施开发。

关键信息是：不用于量产

业务开发张晓强进一步明确：我们需要时间评估这项技术的真正价值。

2025年3月，台积电技术高管宣布："A16/A14制程都不会采用High-NA EUV光刻机。

这个声明如同重磅炸弹，直接质疑了High-NA技术的商业价值

N2制程（2nm）采用改进型0.33NA EUV加双重曝光技术，关键工艺参数：栅极间距24nm，金属层间距32nm，晶体管密度相比N3提升15%。

通过工艺优化和双重曝光，N2制程达到了与High-NA单次曝光相当的制造精度。

传统EUV每小时处理220片晶圆，High-NA理论值185片，实际更低。

月产能10万片的先进制程工厂，High-NA方案需要18台设备，总投入473亿人民币。传统方案需要25台设备，投入315亿人民币。

考虑产能差异，传统方案每片晶圆成本低35%。

采用纳米片（Nanosheet）GAA晶体管结构，相比FinFET技术，栅极能从四个方向包围沟道，有效减少短沟道效应和漏电现象。

工艺规格：晶体管密度相比3nm提升15%，同等功耗下性能提升15%，同等性能下功耗降低24-35%。

台积电N2目前良率已达60%，内部人员透露测试芯片良率提高了6%。

这意味着N2制程已接近量产成熟度。对比之下，High-NA设备刚刚开始验证，距离量产良率还有很长路程。

台积电的3D封装战略进一步降低了对极小特征尺寸的依赖。通过晶圆级封装技术，N2节点可以实现等效1nm性能，无需完全依赖光刻精度提升。

2025年下半年N2制程量产，年底产能预计达到5-8万片。客户预订情况显示苹果、NVIDIA等科技巨头都计划采用N2制程，预计将带来"历史最高"的市场需求。

晶圆成本数据进一步证明了台积电策略的合理性。N2制程每片12英寸晶圆成本约3万美元，虽然比N3制程高30%，但相比High-NA方案的成本增幅，仍具有明显优势。

2025年上半年，半导体制造技术出现了深层次的路径分化。这种分化不仅仅是设备选择的差异，而是对未来发展方向的根本性重新思考。

ASML他在接受采访时表示："个人认为High-NA将是最后一个NA，当前半导体光刻技术之路可能已走到尽头。

从13.5nm向6.7nm波长发展，光源功率需求呈指数增长，反射镜效率却递减。

当前EUV反射镜规格：钼/硅多层结构，50对反射层，每层厚度2.7nm钼+4.1nm硅。在13.5nm波长下，反射率最高70%，剩余30%被吸收转化为热量。

6.7nm波长下反射率降至约35%，而且EUV光需要经过11次反射才能到达晶圆，每次效率损失累积，最终透射效率只有13.5nm的四分之一。

2025年第三季度，中国EUV技术取得关键突破，试产设备即将投入使用

这标志着全球EUV技术垄断格局开始松动。

技术路线的本质差异体现了中国方案的创新性。与ASML采用的锡等离子体光源不同，中国选择了基于自由电子激光(EUV-FEL)的技术路径。

这种根本性差异不是简单的技术选择，而是对整个EUV技术架构的重新构建。

EUV-FEL光源波长同样为13.5nm，但功率稳定性达到±0.5%，远高于ASML锡等离子体方案的±5%。理论转换效率可达15%，相比ASML的5%有显著提升。更重要的是，EUV-FEL避免了锡污染问题，反射镜清洁周期从2小时延长至50小时。

ASML的锡等离子体光源工作原理：激光器击打熔融锡滴产生等离子体，发出EUV光。这个过程中，锡蒸汽不可避免地污染反射镜表面，形成1.2nm厚的锡层就会导致20%的效率损失。

ASML不得不开发氢原子清洁系统，每2小时清洁一次，大大增加了设备复杂性和维护成本。

过去20年，光刻精度的极致追求驱动了整个产业的发展，"更小的特征尺寸等于更好的性能"成为行业公理。

但当物理极限逼近，成本指数级增长时，这个逻辑开始失效。

取而代之的是"系统级优化"和"多维度集成"的新思路。

制造技术从二维极限向三维空间转移

光刻精度的边际价值递减，刻蚀、沉积等后道工艺的重要性上升

3D NAND存储器的成功、GAA晶体管的普及、先进封装技术的兴起，都指向同一个方向：在三维空间寻找摩尔定律的延续。

未来的半导体制造可能不再依赖单一"万能"设备，而是多种技术协同配合的生态系统。

传统的"光刻为王"格局松动，刻蚀、沉积、封装等环节价值提升。这种变化为更多企业提供了机会，也为产业链安全提供了更多保障。单点依赖的风险正在降低，产业韧性显著增强。

中国EUV技术的突破，不仅是技术成就，更是产业竞争格局的重要变化。技术垄断的打破将推动全行业更快的创新和更合理的成本结构，最终受益的是全球消费者和技术进步。

来源：知有论online