【半导体PCM参数监管】Process Control Monitor汇总（2）

摘要：为了评估 Active、Poly 和 Metal 层的片电阻，通常使用 Kelvin 型电阻（四端测量）和 Bar 型电阻（两端测量）。1. Kelvin 型电阻：原理：使用恒流源在端子 1-4 施加电流，测量端子 2-3 电压。优势：四端测量可以消除 Con

Sheet Resistance（片电阻）测量方法说明

为了评估 Active、Poly 和 Metal 层的片电阻，通常使用 Kelvin 型电阻（四端测量）和 Bar 型电阻（两端测量）。1. Kelvin 型电阻：原理：使用恒流源在端子 1-4 施加电流，测量端子 2-3 电压。优势：四端测量可以消除 Contact 和 Probe 电阻的影响，得到更准确的片电阻值。计算：将测得电阻 R 乘以线宽/长度比，或将总长度除以线宽得到方格数（Number of Squares），换算出片电阻 Rs。R_s = R \times \frac{W}{L} = R / (\text{Number of Squares})2. Bar 型电阻：原理：在端子 1-2 施加电压，测量流过的电流，计算两端电阻。注意：两端测量会包含 Contact / Via 电阻，因此 Bar 型电阻的 Rs 可能偏高。计算方法与 Kelvin 型类似，将总长度除以线宽换算为方格数，得到片电阻。3. 适用层说明：Active 层：评估掺杂均匀性，Poly 层：评估掺杂和氧化均匀性，Metal 层：评估布线均匀性和电阻值

Sheet Resistance 测量原理

晶我们熟知的电阻计算方法是欧姆定律（R = ρ·L/A）。在半导体工艺中，由于薄膜厚度 t 很薄且均匀，更常使用片电阻（Sheet Resistance, Rs）来描述材料电阻特性。对于厚度为 t、宽度为 W、长度为 L 的薄膜，其电阻 R 可表示为：R = \rho \frac{L}{A} = \rho \frac{L}{W \cdot t} = R_s \frac{L}{W}其中：\rho ：材料体电阻率，t ：薄膜厚度，W、L ：薄膜宽度与长度，R_s = \rho / t ：片电阻特点：电阻与长度/宽度比（L/W）成正比，在薄膜均匀的情况下，片电阻 Rs 独立于尺寸，只与材料电阻率和厚度有关，用方格数（Number of Squares = L/W）可方便地换算薄膜电阻。

电阻如上所示。仔细分析面积 A，截面积 A 可表示为薄膜厚度 t 与宽度 w 的乘积：A = t \times w将此代入电阻公式后，可以得到整理后的表达式。此时，将材料体电阻率除以厚度定义为 Rs，并将长度 L 除以宽度 W 定义为 N，即方格数（Number of Squares）。其中：Rs：片电阻（Sheet Resistance），N：方格数（Number of Squares）之所以在半导体中比电阻 R 更常使用 Sheet Resistance，原因非常简单：芯片设计工程师通常不关心薄膜材料的体电阻或厚度 t ，在 Top View 布线时，他们只关注电阻值的大小，因此，只要知道 Sheet Resistance Rs，设计师即可通过控制布线的宽度 W 和长度 L，快速计算所需电阻片电阻 Rs 可以通过下面要介绍的四探针（4-Point Probe）测量法方便地获得。4-Point Probe 测量法

Contact 与 Via 电阻测量方法

在多层金属布线中，金属层通过 Contact 与 Via 互相连接。为了评估这些接点的电阻，有两种常用测量方法：1.Kelvin 型（四端测量），用于测量单个 Contact 或 Via 的电阻。测量方法：向端子 1 和 4 施加恒定电流 I，测量端子 2 和 3 的电压 V。计算公式：R_{\text{single}} = \frac{V}{I} ，优点：四端测量消除了接触电阻影响，得到的电阻值更准确。2. Chain 型（串联测量）：用于测量大量 Contact/Via 串联形成的链式结构，可评估电阻均匀性（Uniformity）。测量方法：施加一定电压，通过链式结构测量电流 I，总电阻为 R_{\text{chain}} = V/I。单个 Contact/Via 电阻可通过以下公式计算：R_{\text{single}} = \frac{R_{\text{chain}}}{N}其中 N 为串联的 Contact/Via 数量。可在不同位置测量多组链式结构，统计均值与标准差，评估 Contact/Via 电阻的一致性。

二极管测量

为了评估由 N+ Active / P-well 或 P+ Active / N-well 形成的结型二极管（Junction Diode），需要制作多种类型的测试图形（Test Pattern）。

Junction Leakage 电流主要分为两种成分：面积（Area）成分，周边（Periphery, Peri）成分为了分析各个成分的漏电流，需要制作 Flat Type 或 Peri Type 测试图形。测量方法：•施加反向偏置（Reverse Bias）：•N+ Active (+) / P-well (-)•P+ Active (-) / N-well (+)•通过二极管流过的电流（Leakage Current）进行评估。•随着反向偏压增加，Leakage Current 会增加，直到发生雪崩击穿（Avalanche Breakdown）。此外，为了评估在 Gate Etch 过程中可能造成的 Junction Leakage 损伤，还会在 Active 区中间形成 Gate Poly-Si，制作 Gated Diode 测试图形。结型二极管电容（Junction Capacitance）测量•与漏电流测量方法相同，施加反向偏置测量结电容 C_{jn}。•当 Reverse Bias 增加时，N+ / P-well 结的耗尽区（Depletion Region）增大，C_{jn} 减小，其变化量与 1/V_R 大致成正比。

Junction Diode的 Leakage Current 或 Junction Diode的 C-V 曲线电容（Capacitor）测量

为了评估晶体管的栅氧化层（Gate Oxide），会制作 Gate Capacitor 测试结构。•为了评估在 Accumulation（累积）和 Inversion（反型）状态下的电容值，需要在 Source/Drain 区域的 Active 上形成 Bias 接点。•当评估纯粹的 Gate Oxide 质量时，使用 Capacitor 测量，同时也会制作不同 Active 形态或 Poly 形态的测试图形（Test Pattern），以分析工艺对电容的影响。测量特性：通过 Gate Capacitor 测得的 C-V 特性曲线显示，在 Inversion 区域的电容值较小。这是因为在 Oxide 与相邻 Poly-Si Gate 接触区域会形成耗尽区（Depletion Region），产生耗尽电容（Depletion Capacitance），使得测得的电容值小于纯 Oxide 的电容值。因此，随着 Gate Oxide 厚度变薄，Poly Depletion Effect 的影响会相对增强，使 Inversion 区域的电容进一步降低。