摘要：板名+版本号：电路板的唯一名称，需简洁明确，反映功能或所属系统。版本号需与设计文件、BOM(物料清单)及生产文件严格对应。

1、板名+版本号：电路板的唯一名称，需简洁明确，反映功能或所属系统。版本号需与设计文件、BOM(物料清单)及生产文件严格对应。

2、设计日期：设计完成或修订的日期，用于追踪版本迭代。版本变更日志，记录大致修改内容及责任人。

3、设计者与审核者信息：设计、校对、审核人员签名或缩写，标注于图纸或丝印层。

4、条码框：PCB上预留的空白区域，通常位于板边，用于印制生产条码、序列号或二维码，便于自动化贴片和追溯。

5、企业信息：企业标志、版权声明或客户标识。

6、项目名称：所属项目或产品的名称(xxx飞控设计)。

7、板材板材与工艺要求：板材类型、板厚、表面工艺（如沉金、喷锡）等基础参数。

8、尺寸标注：板框尺寸、安装孔位置、限高区等机械信息，需与结构设计匹配。

9、层标识：多层板的每一层需标注层序号及功能（如“L1: Top Layer”“L2: GND Plane”）。

10、设计说明或注释（Notes）：特殊设计要求、未体现图纸的注意事项（如“禁布区说明”“测试点用途”）。

11、防静电标识。

12、无铅标识。

13、板边要打地孔。

14、保持英制单位，不要切换单位类型，会导致长度误差。

1、库文件集中管理

l所有元器件库（原理图符号、PCB封装、3D模型等）必须存储在企业服务器，禁止本地存储或私自建库。

l服务器库路径统一为：[指定服务器路径/库名称]，仅允许通过企业账号访问。

2、权限管控

l设计工程师：仅可调用已审核的库文件，无修改、删除权限。

l库管理员：唯一拥有库文件创建、修改权限，需通过审批流程操作。

l访客/外部协作方：仅可查看库文件，不可下载或导出。

3、元器件命名规则

l原理图符号：功能_参数_封装类型（例：IC_Power_LDO_SOT-223）。

lPCB封装：遵循IPC-7351标准，格式：封装类型_引脚数_尺寸（例：SMD-0805_2P_2.0x1.2mm）。

l3D模型：与PCB封装名称完全一致，格式为STEP或WRL。

4、原理图符号：

l引脚编号、名称必须与数据手册一致。

l添加必要的参数标注（如电压、容差）

5、PCB封装：

l焊盘尺寸按IPC标准计算（补偿生产误差）。

l禁止使用未经验证的异形封装（如FPC连接器）。

6、3D模型强制绑定：

l所有PCB封装必须绑定3D模型，用于结构干涉检查。

l3D模型需标注方向标识（如Pin 1位置）。

7、版本和标签管理

l每次修改需更新版本号（例：Rev1.0 → Rev1.1），并添加变更说明。

l服务器库文件必须添加标签（Tag），禁止覆盖历史版本。

8、审核与发布流程

l新库文件需提交至审核队列，由库管理员检查数据手册一致性，焊盘尺寸与间距合规性，3D模型匹配性

l审核通过后，文件标记为“已发布”（Released），未发布文件禁止调用。

9、冲突解决规则

l发现库错误时，禁止直接修改，需提交问题报告（Issue）至管理员。

l紧急情况下可申请临时权限，修改后需补审。

10、备份与灾备

l服务器库每日自动备份至异地存储（如NAS/云盘）。

l备份保留最近3个月的历史版本。

11、违规处罚

l私自建库或修改库文件：警告并暂停设计权限。

l未审核文件导致生产事故：追责相关人员。

u库文件是否从服务器调用？

u命名是否符合IPC或企业规则？

u封装焊盘是否补偿了生产工艺误差？

u3D模型是否绑定且方向正确？

u版本号与标签是否更新？

u禁止布线区域检查：确认禁布区（如螺丝孔、卡扣位）无元件、走线，避免装配冲突。

u干涉检查：核查元件、走线与结构件（外壳、连接器等）无物理干涉，保证装配可行性。

u机械孔附近走线检查：机械孔（固定孔等）周边禁止走线，防止钻孔损伤线路，保障机械强度。

u丝印调整：检查丝印内容（位号、方向标识）清晰，位置不覆盖焊盘、测试点。

uMARK 点检查：确保 MARK 点尺寸、位置正确，便于 SMT 设备定位，提升贴片精度。

u板名、版本号检查：确认板名、版本号丝印正确，用于生产追溯与版本管理。

uLogo 检查：确保硬件 Logo 丝印位置不影响功能区，字符清晰。

uOutline 检查：核查 PCB 外形（outline）与设计外形（deSIgnoutline）一致，保证尺寸精度。

uDRC 与短路检查：运行设计规则检查（DRC），排查短路、间距违规等电气问题。

uRATLine 及未连接线检查：检查飞线（RATLine）确保网络连接正确，无未布线或错连。

u焊盘过孔检查：确认焊盘按设计打过孔（多层板互连），避免电气连接遗漏。

u电源树与载流能力检查：验证电源网络拓扑合理性，确保走线载流能力满足需求，防过流发热。

u等长检查：针对高速信号（差分对、时钟等），检查长度匹配，保障信号时序与完整性。

u螺钉孔加固检查：螺钉孔周边添加过孔接地，增强机械稳定性与屏蔽效果，防孔位断裂。

lPCB 外形尺寸需严格匹配结构图，公差控制在 ±0.1mm 内，确保与机箱、支架等机械结构精确配合。

l边缘不得有锐角或毛刺，避免组装时损伤其他部件或人员。

l明确禁布区（如螺丝孔周边、卡扣位、散热孔区域），禁布区内禁止布置元件、走线或焊盘，边界预留 ≥1mm 安全距离，避免结构装配冲突。

l固定孔位置需对称分布，数量≥4 个，直径≥3mm（根据 PCB 尺寸调整），避免因受力不均导致 PCB 变形。

l固定孔需与结构件（如螺丝柱）对齐，孔边保留≥0.5mm 铜皮并接地，增强稳定性与屏蔽效果。

l大功率器件（如 MOS 管、电源芯片）下方需铺铜并开散热孔（直径≥0.3mm），铜箔面积≥器件封装面积的 2 倍。

l散热器安装区域需预留足够空间，避免与其他元件干涉，并通过螺丝孔或卡扣固定。

l敏感电路（如 RF 模块、时钟电路）需加金属屏蔽罩，罩体与 PCB 边缘间距≥1mm，开口位置避开关键信号路径。

l屏蔽罩需通过金属弹片或导电胶与 PCB 接地层可靠连接，接地接触点间距≤10mm。

l连接器需靠近 PCB 边缘，与板边距离≥2mm，便于线缆插拔。

l核查连接器间距，如 USB 连接器间距需≥5mm，排针连接器周边预留≥2mm 空间，避免与其他元件碰撞。

l确认扣板（如 FPC 扣板、接口扣板）的位置、方向与结构设计一致，检查扣板焊接区域是否与结构定位孔对齐，避免因方向错误导致干涉。

l高密连接器（如 USB、HDMI）需避开高速信号走线，防止串扰，具体规则参考第四章 SI 相关规范。

l关键元件（如晶振、保险管）需丝印位号与方向标识，字符高度≥1mm，避免组装错误。

l结构件（如螺丝孔、散热孔）需用特殊符号（如 “X”）标记，便于生产识别。

l多层板厚度需符合机械强度要求（如 4 层板厚度≥1.6mm），层叠结构需平衡信号完整性与散热需求（参考第三章电源完整性规范）。

l特殊层（如埋孔层）需与结构件位置协调，避免孔位冲突。

l拼板需采用 V-CUT 或邮票孔连接，连接处保留≥0.3mm 工艺边，确保分板后无毛刺。

l拼板尺寸需适配 SMT 生产线最大加工尺寸（通常≤400mm×400mm）。

l外形尺寸公差 ±0.1mm，孔位公差 ±0.05mm，满足精密组装需求。

l工艺边需预留定位孔（直径≥3mm）与 MARK 点，便于贴片机定位。

l针对有高度限制的区域（如外壳内腔、插槽上方），布局时严格控制元件高度（如连接器、电解电容等），使用 PCB 工具 3D 预览功能验证，确保元件高度≤限高值，避免装配后外壳无法闭合或接口干涉。

l高速信号（如时钟、差分对）线宽需≥5mil（0.127mm），线间距≥3W（W 为线宽），减少串扰。

l走线长度尽量短，避免 90° 直角，优先使用 45° 角或圆弧过渡，降低反射与 EMI。

l高速信号转角处采用弧形走线（弯曲半径≥3W），避免直角反射；板边高速信号附近均匀分布地孔（间距≤50mil），形成回流路径，抑制边缘辐射。

l单端信号线阻抗控制为 50Ω±10%，差分对阻抗 100Ω±10%，通过叠层仿真（如 Polar SI9000）验证。

l阻抗匹配区域需连续，避免突变（如线宽 / 层厚变化），防止信号反射。

l电源层与地层相邻，形成低阻抗平面，减少电源噪声对信号的影响（参考第四章电源完整性）。

l高速信号层需紧邻地层，确保参考平面完整，避免跨分割；信号换层后检查参考平面连续性，换层过孔靠近信号过孔，维持回流路径短捷。

l时钟线长度控制在最短路径，避免与其他信号线平行走线超过 20mm。

l时钟差分对需等长（误差≤5mil），间距≤30mil，包地并单点接地。

l差分对需保持等长（误差≤10mil），间距均匀（如 10mil），避免过孔或拐点引入相位差。

l差分对避免跨平面分割，若不可避免需添加回流地过孔补偿。

l借助 PCB 设计工具（如 Cadence Allegro 约束管理器）设定等长规则，布线后通过 DRC 检查等长误差，确保满足时序要求。

l过孔直径≤12mil，焊盘直径≥24mil，防止阻抗突变。

l高速信号过孔需背钻（Backdrill）去除多余残桩，减少寄生电感。

l敏感信号（如复位、中断）与高速信号间距≥100mil，或采用屏蔽地线隔离。

l多层板中，相邻层信号线走线方向正交，降低层间串扰。

l排查高速信号相邻层是否存在电源干扰源（如整板输入电源大电流路径），若无法避免，增加屏蔽层或调整走线间距（≥3W），降低耦合干扰。

l明确电感下方及附近（半径 5mm 内）禁止高速信号线穿越，通过布局 DRC 规则约束，避免电感磁场对高速信号的耦合干扰，从布局源头降低串扰风险。

l关键信号（如时钟、差分对）需预留测试焊盘，位置靠近连接器或板边，便于测量。

l测试点间距≥1mm，避免探针短路，焊盘尺寸≥0.8mm×0.8mm。

l电源层与地层需相邻且对称分布，铜箔厚度≥1.5oz，降低电源阻抗（参考第三章层叠结构）。

l电源层与地层间介质厚度≤0.1mm，形成低阻抗电容，抑制高频噪声。

l每个 IC 电源引脚旁需放置 0.1μF 陶瓷电容（距引脚≤5mm），高频噪声通过低 ESL 路径回流。

l大容值电容（如 10μF）与小容值电容（如 0.1μF）按 “远 - 近” 原则分布，覆盖宽频噪声。

l不同电压域电源层需用隔离槽（宽度≥20mil）分割，避免相互干扰。

l分割处需通过 0Ω 电阻或磁珠连接，确保单点接地。

l大电流路径（如主电源输入）铜箔宽度≥1mm，过孔数量≥4 个，降低 IR 压降。

l开关电源输出端需加滤波电感（如共模电感），抑制高频纹波。

lVRM 输入 / 输出端需预留足够空间，避免散热不良导致效率下降（参考第二章散热设计）。

lVRM 反馈环路走线需远离噪声源，避免自激振荡。

l电源入口处需并联 10μF 电解电容 + 0.1μF 陶瓷电容，滤除低频纹波与高频噪声。

l敏感模拟电路电源需单独加 RC 滤波（如 R=10Ω，C=1μF），隔离数字噪声。

l电源平面上禁止布置信号线，避免电流环路耦合噪声。

l平面开槽宽度≥30mil，开槽方向与电流流向垂直，减少电感。

l关键电源节点（如主电源、内核电源）需预留测试焊盘，位置靠近连接器或板边。

l监控点（如电压检测引脚）走线需屏蔽，避免引入干扰。

l大负载切换路径需加粗铜箔（≥1.5mm），并增加储能电容（如钽电容），减少电压跌落。

l同步开关噪声（SSN）敏感电路需远离电源入口，通过局部去耦电容缓解冲击。

l时钟信号与电源网络保持≥100mil 间距，避免电源噪声调制时钟相位。

l多电源域上电时序需通过 RC 电路或 PMIC 控制，防止逻辑冲突。

l高速信号（如时钟、差分对）走线长度≤1/20λ（λ 为信号波长），超过时需包地或屏蔽。

l信号环路面积需最小化（如差分对间距≤10mil），减少辐射天线效应（参考第三章 SI 设计）。

l电源输入端口需加共模电感（如 1mH）与 X/Y 电容（X 电容≥0.1μF，Y 电容≥1nF），抑制传导噪声。

l开关电源功率环路需紧凑，铜箔宽度≥2mm，降低寄生电感。

l屏蔽罩需连续覆盖敏感电路（如 RF 模块），接缝处用导电胶密封，避免缝隙辐射（参考第二章结构设计）。

l数字地与模拟地需单点连接，通过 0Ω 电阻或磁珠隔离噪声耦合。

l连接器引脚需并联滤波电容（如 100pF）到地，滤除高频共模噪声。

l晶体振荡器周围需铺铜并开密集过孔到地，形成局部屏蔽。

l防护器件（如 TVS 管、ESD 抑制器）需靠近接口放置（如连接器引脚旁），确保干扰信号在进入主板前被滤除，缩短干扰路径。

l接地层需完整，避免分割，接地过孔间距≤50mil，降低接地阻抗。

l多层板采用 “电源层 - 地层” 交替叠层，减少跨层噪声耦合（参考第三章层叠设计）。

l板边高速信号附近需均匀分布地孔，形成低阻抗回流路径，抑制边缘辐射噪声，地孔间距≤50mil。

l高频元件（如晶振、MOS 管）需靠近连接器或板边，缩短辐射路径。

l敏感模拟电路与数字电路保持≥20mm 距离，或用接地铜墙隔离。

l内电层、表层走线需内缩，避免走线靠近板边边缘（距板边≥2mm），减少边缘辐射；高速信号走线需约束在指定区域，避免随意跨层或扩散，降低 EMI 风险。

l信号层与地层相邻，参考平面完整，阻抗控制（如单端 50Ω）减少反射辐射（参考第三章 SI 设计）。

l电源层与地层间距≤0.1mm，形成低阻抗平面，抑制高频噪声。

l屏蔽连接器（如 USB 3.0）外壳需与 PCB 接地层焊接，接触点≥4 个，确保屏蔽连续性。

l连接器滤波电容需贴近引脚放置（≤3mm），形成最短回流路径。

l预留 EMI 测试点（如电源输入、时钟线），位置避开屏蔽罩，便于频谱仪测量。

l采用近场探头（如 Loop Probe）扫描 PCB 表面，定位辐射热点并优化。

l高速差分线需包地并单点接地，包地铜箔宽度≥10mil，避免共模辐射。

l高压电路（如 AC-DC 模块）需与低压电路保持≥5mm 距离，爬电距离符合安规要求。

lSMD 焊盘尺寸需符合 IPC 标准（如 0402 元件焊盘宽度≥0.5mm，长度≥0.6mm），确保焊锡量充足。

l引脚间距≤0.5mm 的 QFP 焊盘需设计防焊桥（≥0.1mm），避免短路。

l过孔与焊盘间距≥0.3mm，防止焊接时锡膏流入过孔。

l丝印字符高度≥1mm，宽度≥0.2mm，避免生产时误读。

l极性元件（如电容、二极管）丝印需包含极性标识，且标识与元件本体对齐。

l板名，版本号，硬十logo等丝印字迹清晰，且不得覆盖焊盘、测试点或散热孔，防止影响焊接或散热。

l相邻 SMD 元件焊盘间距≥0.5mm，THT 元件引脚间距≥2.54mm（100mil），避免焊接短路。

l波峰焊元件需与板边保持≥5mm 距离，防止焊料溢出。

l连接器引脚需垂直于板边，便于自动化插装。

l工艺边宽度≥5mm，用于贴片机夹持，边缘无元件或焊盘。

l定位孔直径≥3mm，位置对称分布（如板角对角线处），孔边距板边≥3mm。

l拼板采用 V-CUT 连接时，槽宽≥0.3mm，深度≤板厚的 1/3，分板后毛刺≤0.1mm。

l拼板尺寸≤400mm×400mm，满足 SMT 设备最大加工范围。

lMARK 点需位于拼板对角，直径≥1mm，周围 5mm 内无遮挡。

l过孔阻焊需覆盖（盖油），防止焊锡短路。

l测试点直径≥0.8mm，间距≥1.5mm，便于探针接触。

l高压区域（如 AC 输入）过孔需增加焊盘直径（≥2mm），满足爬电距离要求。

lBGA 焊盘直径≥0.5mm，间距≥0.8mm，满足锡球焊接要求。

lBGA 下方过孔需设计为盲孔 / 埋孔，或使用盘中孔（NPTH），避免焊盘损伤。

lBGA 周围需预留≥1mm 环形工艺边，便于返修。

l阻焊开窗尺寸比焊盘大≥0.05mm，确保焊盘完全裸露。

l字符与阻焊层间距≥0.1mm，避免油墨污染焊盘。

l接地铜箔需开网格（间距≤2mm），防止阻焊起泡。

l丝印布局需合理，生产前检查丝印是否压焊盘、遮挡测试点，确保符合 6.2 节丝印设计规则。

l埋盲孔板需明确标注层对关系，孔径≤0.2mm 时需与厂商确认能力。

l厚铜箔（≥3oz）需增加预镀铜工艺，避免蚀刻不均。

l沉金板需控制金厚≤0.05μm，防止焊接不良。

lGerber 文件需包含丝印层、阻焊层、钻孔文件，格式为 RS-274X。

l坐标文件（CSV 格式）需包含元件位号、坐标、旋转角度，与 BOM 表对应。

l特殊工艺说明（如混装工艺、散热片涂胶）需在生产指示中明确标注。

l关键信号（如时钟、复位、总线）需预留测试焊盘，直径≥0.8mm，间距≥1.5mm，便于探针接触（参考第六章 DFM 焊盘规则）。

l测试点位置需避开屏蔽罩、散热器等障碍物，距离板边≥5mm，确保探针可达。

l支持 IEEE 1149.1 标准，JTAG 接口需包含 TCK、TMS、TDI、TDO、TRST 引脚，通过 2×5 排针引出。

lJTAG 链需覆盖所有可编程器件（如 FPGA、MCU），长度≤16 个器件，避免过长导致时序问题。

l每 10cm² 面积内至少设置 4 个 ICT 定位点（直径≥1mm），位置对称分布，便于探针定位。

l测试点需与 PCB 表面垂直，高度差≤0.1mm，确保探针接触可靠。

l测试点需位于同一平面，避免多层板通孔测试，减少测试成本。

lBGA 下方信号需通过过孔引出至表层测试点，过孔直径≤0.3mm，焊盘直径≥0.8mm。

l使用 ATE（自动测试设备）生成测试向量，覆盖电源、时钟、复位等关键信号。

l测试向量需包含开路、短路、功能验证等场景，故障覆盖率≥95%。

l设计内置自测试（BIST）电路，用于芯片级功能验证，如 SRAM、ADC 的自测模块。

l关键节点需添加状态指示灯（如 LED），实时反馈工作状态。

l通过跳线或寄存器设置测试模式，避免正常工作时误触发测试功能。

l测试模式需与量产模式隔离，防止测试数据干扰系统运行。

l提供测试点位置图（Gerber 格式）、测试向量文件（如 STIL 格式）及测试步骤说明。

lBOM 表需标注可测试元件（如 JTAG 接口型号），便于测试设备配置。

l高频信号测试点需串联 100Ω 电阻（如 0402 封装），防止测试设备引入负载效应。

l敏感模拟电路测试点需添加保护二极管（如 TVS 管），避免静电损伤。

l测试点布局需与 SMT 钢网开口协调，避免锡膏覆盖测试焊盘。

l拼板分板处需预留测试点，确保单板分板后仍可独立测试。

近期将在微信群和视频号直播讲解相关内容，逐步完善改文档，配套上图片和设计案例，感兴趣的朋友可以一起参与。PCB设计目前一共6个群。

来源：硬件十万个为什么