摘要：如果你在fab里的岗位是PIE/PDE，那么经常会去看layout，我们在layout里看到一大堆“假栅”（Dummy Gate），第一反应经常是：只是填空用的，为了平坦化、避免 CMP 问题。事实并不是这么简单。随着 FinFET / GAA 向更小节点推进
如果你在fab里的岗位是PIE/PDE，那么经常会去看layout，我们在layout里看到一大堆“假栅”（Dummy Gate），第一反应经常是：只是填空用的，为了平坦化、避免 CMP 问题。事实并不是这么简单。随着 FinFET / GAA 向更小节点推进，Dummy Gate 对局部应力、电场边界、工作函数和最终金属栅的形成都有实质性影响，进而会改变器件的阈值电压（Vt）分布和匹配性。理解这些细节，对良率优化和模拟/SRAM 设计尤为关键。
一、先把基本事实说清楚：Dummy Gate 的两类角色
工艺形貌补偿（最直观）：在栅线稀疏区放 Dummy 保持栅密度，使 CMP/etch 等步骤更均匀，避免凹凸和薄膜厚度变化。电性/力学耦合体（不易觉察，但非常真实）：Dummy 改变周围的应力场、电场分布、热/氧化历史以及后段金属栅的填充条件，最终会影响沟道的能带、界面态和 Work Function，从而改变 Vt。二、机制详解：Dummy 为什么会影响 Vt
1) 机械应力（stress）与能带结构
Dummy 在版图中改变材料分布与约束条件，尤其在 STI 边界和角落处。局部的拉压应力会微量改变硅中价带/导带的位置（应变改变能带），这会让沟道的阈值发生偏移。在 Fin（或纳米片）器件里，Fin 高度、侧壁应力与周围结构耦合紧密，Dummy 的存在会造成左右或前后不对称的应力场，加剧mismatch程度。2) Dummy 的热历史与氧化残留影响 Front-end/后段栅结构
在 Gate-Last 流程里，前段常用多晶硅（或无定形硅）作为占位，后段在较低或不同温度下移除并沉积金属栅（DGR）。不同的位置（有 Dummy / 无 Dummy）在高温步骤（如氧化、退火、RTA）中局部温度场、氧扩散、界面层（interfacial oxide）生长速率会有差异，导致最终栅介电的等效氧化层厚度（EOT）和界面状态不同，从而影响 Vt。3) Work Function 的微小差异
金属栅的实际有效 work-function 依赖于金属种类、沉积均匀性以及底层界面状态。如果 Dummy 区域在 DGR 或金属填充时导致形貌、空洞或污染不同，会使得局部的 work-function 有细微差异，Vt 因而偏移。例如，一些位置存在更厚的残留氧化层，会隔离一部分金属与沟道的直接作用，从而改变有效 WF。4) 电场边界与 Fringe Field 效应
Dummy 改变了临近器件的边缘电势和侧向电场。边缘器件在不同 Dummy 间距下其侧漏和启动电压会不一样，这在模拟电路和 SRAM 的匹配上尤为敏感。对短通道器件来说，边缘电场改变会直接影响阈值调制。5) 制造偏差放大（pattern loading / etch loading / CMP dishing）
不同的栅密度会引起刻蚀速率、沉积覆盖与 CMP 去除速率的变化（即 pattern-loading 效应）。这些形貌差异会体现在后续金属层或栅极厚度上，间接影响 Vt。例如，局部出现 dishing 或微小的厚度不均，会导致局部 EOT/Vt 系统性偏移。6) 边缘粗糙及 LER（Line-Edge Roughness）影响
Dummy 布局会影响光刻曝光/干涉场分布与后续刻蚀，进而影响 LER。对于极小尺寸沟道，LER 对 Vt 的统计分布有可观贡献。三、在工艺产线上能观测到的现象
Wafer map 上的区域性偏移：常看到芯片边缘或稀疏区 Vt 平均值偏高/偏低。SRAM 单元敏感：SRAM 的静态噪声容限（SNM）、读取/写入稳定性受 Vt 微扰显著影响，常与 Dummy 布局有关。Core vs Edge 差异：核心区（栅密度高）与边缘区差异明显，尤其是在 CP 与 FT 数据中体现为不同的 Id–Vg 曲线形状或阈值分布宽度。工艺验证实验：改变 Dummy 密度/间距会导致统计上可重复的 Vt 偏移（可被 TCAD 或工艺试片证实）。四、为什么这很重要
良率与性能：Vt 偏移意味着速度、功耗、静态泄漏都会系统性变化，最终影响芯片良率与产品规格达成率。电路匹配：模拟电路、时序敏感电路和 SRAM 对器件匹配要求严格，Dummy 导致的微小偏移会直接影响 yield 和可靠性。设计与 DRC：如果忽视 Dummy 的电性影响，版图级的 DRC/DRM 规则设计会导致后期反复返工。五、可行的缓解与优化手段
这里列出工程上常用、且能直接落地的措施，按版图、工艺与验证三类整理。
A. 版图层面（Layout / EDA）
合理的 Dummy Density Rule：确保不同区块的栅线密度在一定范围内平滑过渡，避免突变。局部密度过渡带：在稀疏区和密集区之间增加缓冲带而不是直接跳变。智能 Dummy 放置（layout-aware）：对关键单元（SRAM、模拟）采用特定 Dummy 模板，使其周边环境一致。Avoid asymmetric dummy：对匹配对（differential pairs / SRAM bitcells）两侧 Dummy 保持对称。B. 工艺控制（Process）
优化 DGR 流程：在 Dummy remove／metal fill 前后控制清洗与残留处理，减少界面层差异。CMP/etch recipe 调整：针对已知 pattern-loading 问题做局部 recipe 优化或使用补偿性化学品。局部热预算一致性：尽量避免在有显著版图差异处引入额外热处理差异。沉积/填充均匀性检校：金属栅沉积过程需关注局部空隙与覆盖度，避免局部化学计量变化。C. 验证与数据驱动（Metrology / Test）
使用 CP wafer map + device extraction：从电测试提取 Vt、SS、Id0，对比版图 Dummy 分布。TCAD/EM simulation：针对可疑版图做应力/电场/工作函数仿真，验证物理机理。试片实验（A/B test）：设计有/无 Dummy 的试片区，量化偏移并评估修正策略。在设计早期做 co-optimization：版图、process、circuit 三方联动，避免后端补救成本高。六、几点工程经验
在 SRAM 周围，即便 Dummy 看起来“多余”，也建议按严格模板布置，少量的不对称就会在 SNM 上体现出来。不要仅用全片平均值判断问题，关注局部偏移（sub-die/region）通常更能定位 Dummy 相关问题。在 Gate-Last 流程里，DGR 后的清洗与预处理步骤容易被忽视，但它们对最终 WF 影响大。对于极小尺寸器件，LER 的影响不可忽略：尽量在光刻／刻蚀阶段控制曝光剂量与后刻蚀修整。Dummy Gate 真不是“看着随便放就行”的占位物——它既影响形貌，也影响电性。工程上应把 Dummy 当作设计变量来管理：在版图层面做出规范，在工艺上做出控制，在验证上做出量化。要做到这点，设计、工艺和测试三条线必须并行协作。
来源：卡比獸papa