摘要：首尔国立大学 (SNU) 的一个研究团队宣布了“栅极堆叠”工程的路线图，这是二维晶体管的核心技术。该研究于 2025 年 9 月 11 日发表在《自然电子学》杂志上。

新研究为“超越硅”的发展方向制定了一系列二维栅极堆叠集成方法的基准

首尔国立大学 (SNU) 的一个研究团队宣布了“栅极堆叠”工程的路线图，这是二维晶体管的核心技术。该研究于 2025 年 9 月 11 日发表在《自然电子学》杂志上。

几十年来，CMOS 技术推动了性能和集成密度的提升。然而，进一步的微缩越来越受到物理和静电限制的制约。二维半导体作为“超越硅”的方法，正受到越来越多的关注。

三星、台积电、英特尔和 Imec 等芯片公司和研究机构已经将采用 2D 半导体晶体管作为下一代技术，计划纳入 21世纪30年代中期之后的发展路线图。

随着大量研发项目的推进，二维半导体正从一项长期前景技术转变为一项快速崛起的下一代核心技术。这点并非易事，“栅极堆叠”集成技术是二维半导体商业化的重大障碍。

作为静电控制沟道传导的结构，栅极堆叠的质量决定了器件的性能和稳定性。

然而，将现有的硅晶体管工艺直接应用于二维半导体不仅会降低电介质的质量，还会导致界面缺陷和漏电流等问题。

开发适合二维界面的新材料和工艺集成被认为是实现二维半导体商业化的关键任务。

在最近的这篇论文中，由首尔国立大学工程学院电气与计算机工程系的 Chul-Ho Lee 领导的研究团队分析了各种栅极堆叠集成方法，并根据性能指标对其进行了定量基准测试，从而概述了未来的技术发展方向。

首先，该研究将栅极堆叠集成方法分为五类：（1）范德华（vdW）电介质，（2）vdW氧化电介质，（3）准vdW电介质，（4）vdW种子电介质，（5）非vdW种子电介质。

每种方法都根据界面陷阱密度、等效氧化层厚度、栅极漏电密度、阈值电压和电源电压等指标进行了评估。团队根据国际器件与系统路线图（IRDS）中概述的目标对这些指标进行了基准测试。这一过程形成了系统性的发展路线图，可供学术界和工业界参考。

每种方法都根据界面陷阱密度、等效氧化层厚度、栅极漏电密度、阈值电压和电源电压等指标进行了评估。团队根据国际器件与系统路线图（IRDS）中概述的目标对这些指标进行了基准测试。这一过程形成了系统性的发展路线图，可供学术界和工业界参考。

此外，研究人员还特别概述了实际应用要求，包括后段工艺 (BEOL) 兼容性、低温沉积 (

这项研究证实了超低功耗、高性能晶体管的可行性，同时也考虑到未来的单片3D集成和BEOL兼容工艺提出了具体的技术方向。

此外，本研究中提出的技术有望成为推动AI半导体、超低功耗移动芯片、超高密度服务器等下一代ICT基础设施进步的核心基础技术。

李教授表示：“二维晶体管商业化的最大障碍在于高质量栅极堆叠的实现。这项研究提出了克服这一挑战的标准蓝图，对学术界和产业界都具有重大影响。我们计划通过产学研合作，积极拓展器件级集成和商业化研究。”

来源：化合物半导体

来源：CSC化合物半导体