摘要：随着ChatGPT等人工智能应用的爆发式增长，全球对算力的需求呈现指数级攀升态势。这一趋势不仅推动了对高性能计算芯片的需求，更凸显了内存技术在支撑AI应用中的关键作用。传统内存架构已难以满足AI芯片对数据传输速度的严苛要求，而高带宽内存（HBM）通过创新的堆叠

随着ChatGPT等人工智能应用的爆发式增长，全球对算力的需求呈现指数级攀升态势。这一趋势不仅推动了对高性能计算芯片的需求，更凸显了内存技术在支撑AI应用中的关键作用。传统内存架构已难以满足AI芯片对数据传输速度的严苛要求，而高带宽内存（HBM）通过创新的堆叠设计，成功突破了带宽瓶颈、功耗过高和容量限制三大技术难题，成为当前AI计算的核心支撑。

在HBM技术逐步普及的同时，3D DRAM因其更高的带宽和更优的功耗表现，正被全球存储厂商视为下一代内存技术的突破方向。与传统平面DRAM相比，3D DRAM通过垂直堆叠存储层的设计，在相同空间内实现了存储单元数量的指数级增长。这种架构不仅显著提升了存储密度，还通过优化电流路径降低了功耗，为AI计算提供了更高效的内存解决方案。

3D DRAM的技术突破源于对传统平面结构的颠覆。传统DRAM采用平坦化存储单元设计，导致存储密度提升受限。而3D DRAM通过垂直堆叠存储层，在相同芯片面积下集成了更多存储单元。例如，三星正在开发的垂直通道晶体管（VCT）DRAM和SK海力士的垂直栅极（VG）DRAM，均采用4F²架构，将存储单元面积压缩至传统6F²架构的三分之二，理论上可提升30%的存储密度。

4F²架构作为3D DRAM的核心技术，通过将源极、栅极和漏极从水平布局转为垂直层级结构，实现了存储单元的最小化。这种设计使单个位单元的理论极限达到4F²，即在线宽与间距组成的图案中，间距为2F而非F。尽管实际应用中存储密度提升幅度可能低于理想值，但4F²架构仍为DRAM的高密度集成提供了关键路径。目前，三星、SK海力士和美光等头部企业均已布局4F²技术，其中美光的NVDRAM在2025年VLSI研讨会上展示了结合钌字线和CMOS底层阵列的铁电（HZO）DRAM技术，引发行业关注。

新兴企业在3D DRAM领域同样表现活跃。NEO Semiconductor推出的3D X-DRAM技术，通过1T1C（单晶体管单电容）和3T0C（三晶体管零电容）两种单元设计，计划在2026年生产出存储容量达当前DRAM模组10倍的概念验证芯片。其230层128Gbit DRAM芯片的存储密度更是当前产品的8倍。该公司研发的X-HBM架构实现了32K位数据总线和512Gbit存储容量，带宽和存储密度分别达到现有内存的16倍和10倍，为AI芯片提供了超高带宽和超大容量的存储支持。

技术突破的背后是材料科学和制造工艺的协同创新。比利时微电子研究中心（IMEC）与根特大学的研究团队在120毫米晶圆上成功生长出300层硅（Si）和硅锗（SiGe）交替层，解决了晶格不匹配导致的位错问题。通过调整SiGe层中的锗含量并添加碳作为“微妙胶水”，结合均匀的温度控制，该团队实现了高精度堆叠，为3D DRAM的商业化奠定了基础。

3D DRAM的工艺变革正在重塑产业格局。与传统二维NAND相比，3D DRAM的图形化步骤大幅减少，高难度蚀刻和沉积工序显著增加。这一趋势使产业价值从光刻设备向蚀刻、沉积环节迁移。对于中国大陆而言，3D DRAM对光刻设备依赖较低的特点，恰好弥补了当前在先进光刻技术上的资源限制。中微公司开发的深宽比达90:1的刻蚀设备，已能满足3D DRAM制造的高精度需求。青禾晶元等国产键合设备厂商则突破了混合键合、常温键合等技术，为芯片面积缩小提供了关键支持。

国内存储厂商在3D DRAM领域的布局已初见成效。某龙头存储企业早在2020年就申请了具有Xtacking架构的DRAM专利，该架构通过三维晶圆混合键合工艺，将阵列晶体管和控制电路分别制作于不同晶圆，再通过键合界面实现集成。这种设计不仅缩小了芯片面积，还为3D DRAM的产业化提供了可行路径。

当前，3D DRAM的研发正在全球范围内加速推进。中国芯片制造商凭借3D技术不依赖先进光刻机的特点，与国内半导体产业发展环境高度契合，有望在全球存储芯片竞争中占据更有利的位置。随着技术突破和产业生态的完善，3D DRAM或将成为下一代内存技术的标准，推动AI计算进入全新阶段。

来源：ITBear科技资讯