摘要：动态随机存取存储器 (DRAM)是传统计算架构中的主存储器，其位单元在概念上非常简单。它由一个电容器 (1C) 和一个硅基晶体管 (1T)组成。电容器的作用是存储电荷，而晶体管则用于访问电容器，以读取存储的电荷量或存储新电荷。

动态随机存取存储器 (DRAM)是传统计算架构中的主存储器，其位单元在概念上非常简单。它由一个电容器 (1C) 和一个硅基晶体管 (1T)组成。电容器的作用是存储电荷，而晶体管则用于访问电容器，以读取存储的电荷量或存储新电荷。

多年来，位单元密度的扩展使业界得以推出后续几代 DRAM 技术，并应对日益增长的 DRAM 需求。但自 2015 年左右以来，DRAM 内存技术一直难以跟上处理器逻辑部分性能改进的步伐：扩展、成本和功率效率问题构成了不断上升的“内存墙”的组成部分。大电容限制了 1T1C 位单元的可扩展性和 3D 集成，而这是迈向高密度 DRAM 的最终途径。此外，随着存取晶体管变得越来越小，它为电容电荷的流失提供了越来越大的漏电路径。这会降低数据保留时间，并需要更频繁地刷新 DRAM 单元——从而影响功耗。

2020 年，imec 报告了一种新颖的 DRAM 位单元概念，可以一次性解决这两个问题：一个位单元由两个薄膜晶体管(2T，一个用于读取，一个用于写入) 和无电容器(0C) 组成。薄膜晶体管的导电通道由氧化物半导体组成，例如氧化铟镓锌 (IGZO)。由于其宽带隙，基于 IGZO 的晶体管具有极低的关断电流，有利于存储器的保留时间、刷新率和功耗。更长的保留时间也放宽了对存储电容的要求，允许读取晶体管的寄生电容接管存储元件的角色。

此外，制造IGZO 2T0C 位单元比传统单元更简单、更具成本效益。除 Si 之外，IGZO 材料可以在相对较低的温度下沉积，从而与后端制程 (BEOL) 工艺兼容。这为新的 DRAM 架构打开了大门。首先，它允许将DRAM 外围设备（使 DRAM 芯片能够全部功能的逻辑晶体管）移到DRAM 存储器阵列下方，而不是位于其旁边。这减少了 DRAM 存储器芯片的占用空间，并使阵列和外围设备之间的连接更加高效。在这种配置中，2T0C DRAM 位单元集成到外围设备的 BEOL 中，这是 IGZO 材料的特性允许的。

其次，新颖的位单元为堆叠配置铺平了道路，从而进一步提高了密度。可以设想“2D”或“真正的 3D”堆叠。通过2D 堆叠，将具有“平面” DRAM 存储器阵列的几层堆叠在一起。通过3D 堆叠，组成 2T0C 位单元的晶体管被堆叠并单片集成到受 3D NAND 技术启发的垂直对齐插头中。利用原子层沉积 (ALD) 技术在这些高纵横比插头中共形沉积 IGZO 的能力是实现此 3D 结构的关键因素。这些堆叠配置将有助于打破存储器壁垒，使 DRAM 存储器能够继续在云计算和人工智能等数据密集型应用中发挥关键作用。在不同层面上实现两个晶体管（堆叠 2T0C）还有额外的好处。低关断电流氧化物半导体通道是写入晶体管中确保长时间保留的关键。对于读取晶体管，导通电流是关键参数，因为它决定读取时间，可以考虑使用高迁移率沟道材料。因此可以分别优化这两个晶体管。

带有两个基于 IGZO 的晶体管的新型 DRAM 存储器单元

动态随机存取存储器 (DRAM)是传统计算架构中的主存储器，其位单元在概念上非常简单。它由一个电容器 (1C) 和一个硅基晶体管 (1T)组成。电容器的作用是存储电荷，而晶体管则用于访问电容器，以读取存储的电荷量或存储新电荷。

多年来，位单元密度的扩展使业界得以推出后续几代 DRAM 技术，并应对日益增长的 DRAM 需求。但自 2015 年左右以来，DRAM 内存技术一直难以跟上处理器逻辑部分性能改进的步伐：扩展、成本和功率效率 问题构成了不断上升的“内存墙”的组成部分。大电容限制了 1T1C 位单元的可扩展性和 3D 集成，而这是迈向高密度 DRAM 的最终途径。此外，随着存取晶体管变得越来越小，它为电容电荷的流失提供了越来越大的漏电路径。这会降低数据保留时间，并需要更频繁地刷新 DRAM 单元——从而影响功耗。

2020 年，imec 报告了一种新颖的 DRAM 位单元概念，可以一次性解决这两个问题：一个位单元由两个薄膜晶体管(2T，一个用于读取，一个用于写入) 和无电容器(0C) 组成。薄膜晶体管的导电通道由氧化物半导体组成，例如氧化铟镓锌 (IGZO)。由于其宽带隙，基于 IGZO 的晶体管具有极低的关断电流，有利于存储器的保留时间、刷新率和功耗。更长的保留时间也放宽了对存储电容的要求，允许读取晶体管的寄生电容接管存储元件的角色。

此外，制造IGZO 2T0C 位单元比传统单元更简单、更具成本效益。除 Si 之外，IGZO 材料可以在相对较低的温度下沉积，从而与后端制程 (BEOL) 工艺兼容。这为新的 DRAM 架构打开了大门。首先，它允许将DRAM 外围设备（使 DRAM 芯片能够全部功能的逻辑晶体管）移到DRAM 存储器阵列下方，而不是位于其旁边。这减少了 DRAM 存储器芯片的占用空间，并使阵列和外围设备之间的连接更加高效。在这种配置中，2T0C DRAM 位单元集成到外围设备的 BEOL 中，这是 IGZO 材料的特性允许的。

其次，新颖的位单元为堆叠配置铺平了道路，从而进一步提高了密度。可以设想“2D”或“真正的 3D”堆叠。通过2D 堆叠，将具有“平面” DRAM 存储器阵列的几层堆叠在一起。通过3D 堆叠，组成 2T0C 位单元的晶体管被堆叠并单片集成到受 3D NAND 技术启发的垂直对齐插头中。利用原子层沉积 (ALD) 技术在这些高纵横比插头中共形沉积 IGZO 的能力是实现此 3D 结构的关键因素。这些堆叠配置将有助于打破存储器壁垒，使 DRAM 存储器能够继续在云计算和人工智能等数据密集型应用中发挥关键作用。在不同层面上实现两个晶体管（堆叠 2T0C）还有额外的好处。低关断电流氧化物半导体通道是写入晶体管中确保长时间保留的关键。对于读取晶体管，导通电流是关键参数，因为它决定读取时间，可以考虑使用高迁移率通道材料。因此可以分别优化这两个晶体管。

IGZO 2T0C DRAM 位单元的首次“概念”演示

在率先提出这一概念后，imec在 2020 年 IEEE 国际电子设备会议 (IEDM)上首次实验演示了功能性 2T0C DRAM 单元。由于关断电流低至 3x10 -19 A/µm，这些首批 2T0C DRAM 单元的保留时间>400 秒，大约是典型 DRAM 刷新时间的 1,000 倍。这些结果是在对在 300 毫米晶圆上加工的基于 IGZO 的薄膜晶体管进行缩放和优化后获得的。优化旨在抑制氧和氢缺陷的影响，这是开发性能良好的基于IGZO 的晶体管面临的主要挑战之一。然后将栅极长度为 45nm 的优化晶体管集成到 2T0C DRAM 位单元架构中，其中读取晶体管的寄生电容用作存储元件。

图 1 - (a) 基于 2T0C IGZO 的 DRAM 单元的布局，(b) 相应的 TEM 图像（W=写入；R=读取；WL=字线；BL=位线。）

通过位单元工程提高性能：概述

接下来，imec开始探索能够提高 2T0C DRAM 密度并改善性能和可靠性指标（例如关断电流、数据保留、耐久性、导通电流和阈值电压（稳定性））的旋钮。在 2021 年的 IEDM 上，imec 研究人员展示了一种改进的基于 IGZO 的 2T0C DRAM 位单元，其保留时间 >1000 秒，耐久性几乎无限（>1011次读写周期），写入时间

这些突破性成果是在优化IGZO 晶体管的材料堆叠和集成方案后取得的：采用后栅极方法，采用埋氧隧道和自对准接触，并结合缩放栅极电介质 (Al2O3 ) 厚度。实施埋氧隧道并与 O2环境中的退火相结合，降低了 IGZO 通道中的氧空位浓度，有利于开启和关闭电流。

这项 IGZO-DRAM 技术为更积极的 DRAM 微缩奠定了基础。IGZO 晶体管的栅极长度缩小至 14nm，同时仍保持 >100s 的保持时间。研究人员还展示了 2T0C DRAM 单元的变体，其 IGZO 层厚度大大减小（5nm）。这消除了对氧隧道和 O2退火步骤的需求，从而简化了工艺流程。Imec 还展示了具有共形沉积薄 IGZO 通道（5nm，通过 ALD）的功能晶体管，这是迈向 3D DRAM 集成的垫脚石。

最近，imec 使用反应离子蚀刻 (RIE：reactive ion etch) 技术代替常用的离子束蚀刻 (IBE：ion beam etch) 来对2T0C 晶体管的有源模块进行图案化。RIE 可以在极小的尺寸（小于 100nm）上进行图案化，同时损伤有限，从而进一步减少面积消耗。此外，由于有效抑制了晶体管侧壁上的外部泄漏路径，在 2T0C DRAM 位单元中使用这些晶体管可以将保留时间大大提高到 4.5 小时以上。

imec 的颠覆性 DRAM 概念的潜力引起了世界各地大学、研究机构和公司的兴趣。几个研究小组开始研究其他位单元配置、晶体管性能“助推器”（boosters）和替代氧化物半导体材料。

例如，中国科学院微电子研究所 (IMECAS) 自 2021 年起发布有关 2T0C IGZO DRAM 的文章，展示了一种有利于多位操作的替代 2T0C 配置。后来，他们又首次展示了具有垂直集成 IGZO 通道的晶体管。单片堆叠“垂直”读写晶体管的能力使面积高效的 4F 2 2D DRAM 单元配置成为可能（F 是给定技术节点的最小特征尺寸）。旺宏还实现了具有环绕栅极 (GA) 和环绕通道 (CAA) IGZO FET 的3D 2T0C 位单元。北京大学基于材料堆叠工程优化了 IGZO 晶体管，从而提高了 2T0C DRAM 单元性能。

除了 IGZO，其他氧化物半导体通道材料的薄膜晶体管也在考虑之中。一种很有前途的材料是 W 掺杂的氧化铟 (IWO：W-doped indium oxide)，正如圣母大学所展示的那样。斯坦福大学最初考虑使用氧化铟锡 (ITO) 来实现 2T0C 。2024 年，他们还与台积电合作使用 IWO 制造了 n 型薄膜晶体管。此外，他们还首次将 IWO n型晶体管与同样由氧化物半导体（在本例中为氧化锡 (SnO)）制成的p 型晶体管相结合，以提高性能并减少耦合效应。大多数氧化物半导体晶体管本质上都是 n 型，这就是为什么 2T0C DRAM 位单元通常实现两个 n 型晶体管，用于读取和写入。

基于 IGZO 的 3D DRAM 的行业可行性之路

根据 Yole Intelligence 的 2024 年报告，2T0C IGZO-DRAM 最近已被添加到长期 DRAM 技术路线图中。该技术被认为是实现备受期待的3D DRAM 的可能方法之一。此外，未来几年对边缘设备上的AI 的需求预计将激增，从而产生对高密度嵌入式 DRAM (eDRAM)的需求。无电容器 IGZO-DRAM 技术是此应用非常有吸引力的候选者。基于其开创性活动，imec 开始开发与 BEOL 兼容的 eDRAM 实现。

然而，一个关键问题让存储器行业不愿采用基于 IGZO 的 DRAM 技术：可靠性。n 型 IGZO 晶体管的性能下降主要是由于正偏置温度不稳定性 (PBTI)，其表现为器件阈值电压的不良偏移和漏极电流的下降。令人担忧的是与氢有关的 PBTI 贡献，这是芯片行业不太熟悉的问题。多年来，imec 在评估、理解和建模可靠性故障方面取得了长足的进步，为制造目标寿命为五年的可靠 IGZO 晶体管铺平了道路。

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