GB20438.7 技术和措施概述传播延迟的静态分析

摘要：描述：由合成产生的门级网表的仿真,包括线路延迟和门延迟的回编(backannotation)。应产生激励以按这样的方式仿真该电路,从面可覆盖大部分时序约束并包括所有最不利时间路径情况。一般地，如果在功能测试期间可得到充分的测试覆盖,用于实施E.6或E.7的激励

E.22 门级网表仿真以检查时序约束

目的：在合成期间对时序约束的独立验证。

描述：由合成产生的门级网表的仿真,包括线路延迟和门延迟的回编(backannotation)。应产生激励以按这样的方式仿真该电路,从面可覆盖大部分时序约束并包括所有最不利时间路径情况。一般地，如果在功能测试期间可得到充分的测试覆盖,用于实施E.6或E.7的激励可作为选择激励的合适的依据。电路应在最高的规定时钟频率条件下,按最好情况和最差情况测试。

时序验证可通过自动检查目标库记忆元件(触发器)的建立及保持时间,以及通过电路的功能验证完成。功能验证应主要通过观察芯片输出执行,这可通过比较电路的输出信号和一个适当的参考模型或电路的(V)HDL源代码实现自动操作。此测试被认为是“回归测试”,与手工测试相比，应作为输出信号测试的首选

注:通过使用此措施,仅那些在仿真期间得到实际激励的路径的时间行为得到了验证,因此一般来说,该措施不能够提供完整的电路时序分析。

E.23 传播延迟的静态分析(STA)

目的：在合成期间实现的时序约束独立验证。

描述：静态时间分析(STA)分析网表(电路)的,由合成工具考虑回编(back-annotation)(即由合成工具预估的尚未执行的实际仿真的线路延迟,以及门延迟)产生的全部路径。因此一般来说,这可以得到全部电路的时序约束的完整分析。被测电路应在最高的规定时钟频率条件下,按最好情况和最差情况,并将所用时钟的抖动和占空比偏移考虑在内进行分析。非相关时间路径的数量可通过采用适当的设计技术限制在某一最低限度。推荐在开始设计之前调查、分析和规定可产生易读结果的惯用技术。

注:可假定STA覆盖了全部已有的时间路径,如果：

a) 时序约束已正确定义。

b) 被测电路仅包含可被STA工具分析的时间路径,即全同步电路的情况。