GAA Nanosheet架构扩展之Forksheet

摘要：叉片式场效应晶体管（Forksheet FET)是在纳米片晶体管(Nanosheet FET)基础上将纳米片变为叉片式结构（fork structure)形成的一种新型器件架构。N/PFET通过电介质墙（dielectric wall）实现物理分离，使得NP

叉片式场效应晶体管（Forksheet FET)是在纳米片晶体管(Nanosheet FET)基础上将纳米片变为叉片式结构（fork structure)形成的一种新型器件架构。N/PFET通过电介质墙（dielectric wall）实现物理分离，使得NP space能够实现进一步微缩。因此在不改变 stdcell track高度的情况下，可以有效增加sheet宽度，从而获得更高的驱动电流。从另外一个角度来看，在不改变sheet宽度的情况下，可以实现stdcell track高度的微缩，从而减小stdcell面积，这对于PPA scaling来说是非常大的利好。

从Nanosheet演进到Forksheet架构，最大的差异在于N-P space scaling by dielectric wall, 除了前面所说的可以实现sheet宽度增加或者面积微缩外，还可以降低米勒电容，增加HKMG工艺中PRG的工艺窗口，避免功函数金属的damage (电解质墙可以阻挡PRG remove的边界效应）。

如下图所示，即使是从4-sheet Nanosheet stack到3-sheet Forksheet stack都可以实现10%的速度提升。同时由于stack height降低（4-sheet->3-sheet) 及更小的寄生米勒电容，使得在相同驱动下Ceff降低了14%. 从右下角SRAM bitcell对比结果来看，基于Forksheet架构的SRAM bitcell其面积相对FinFET和Nanosheet微缩了23.8%.

如下图具体工艺流程，Forksheet工艺流程和Nanosheet非常类似，二者可以集成在同一片wafer上。Dielectric Wall Formation, Inner Spacer, SD EPI, Channel Release, M0AW_Cut, POC_FSH都是比较关键的工艺步骤。

如下图，电介质墙（SiN wall）是通过设计和工艺上结合来形成: 设计上, 保证fin-2-fin space 20nm 不会形成电介质墙，最终形成Nanosheet;工艺上通过SiN deposition and etch back来实现。

Forksheet在工艺上非常具有挑战性的地方就在N-P wall边界的patterning. 以M0AW_Cut和POC_FSH Patterning为例，在如下FSH SP121 SRAM bitcell中，二者都落在N-P wall上，CD线宽仅有16-20nm, 为确保process过程中不damage到两边，只有引入EUV才是最佳选择。