摘要：所有这些技术发展都使得缺陷更难被发现，修复成本也更高，从而影响了芯片和系统的可靠性。当晶体管尺寸较大且互连线路更易于触及时，传统的失效分析技术，即光学故障隔离、电气探测和基于扫描的测试，就已足够了。但随着制程节点缩小至2nm及以下，以及随着小芯片、背面供电和混
失效分析(FA)是半导体制造中实现足够良率的关键环节，但如今它已难以跟上更小芯片尺寸、先进封装技术和新型电源传输架构发展的步伐。
所有这些技术发展都使得缺陷更难被发现，修复成本也更高，从而影响了芯片和系统的可靠性。当晶体管尺寸较大且互连线路更易于触及时，传统的失效分析技术，即光学故障隔离、电气探测和基于扫描的测试，就已足够了。但随着制程节点缩小至2nm及以下，以及随着小芯片、背面供电和混合键合等技术的逐渐兴起，这些方法已不再够用。
调试周期变长，良率学习速度变慢，制造商在诊断多芯片封装内部深处的故障时也困难重重。随着互连线路尺寸缩小并隐藏在封装层之下，电气探测和基于扫描的测试方法也变得不那么有效。
与此同时，制造成本急剧上升，因此对于采用混合键合等技术的高价值多芯片封装来说，早期缺陷检测变得至关重要，这样才能避免将好芯片与坏芯片一起报废。如果不改变策略，失效分析流程可能会成为半导体制程缩小进程中的瓶颈，从而推高成本，并限制行业将下一代设备推向市场的能力。
Nordson Test & Inspection计算机视觉工程经理John Hoffman表示：“制程节点尺寸正在快速缩小，引脚间距也在缩小，这让光学检测变得越来越困难。如果引脚间距缩小为原来的一半，检测时间可能会增加到原来的四倍，但晶圆厂仍然希望保持相同的产量。在不成倍增加成本的情况下满足这些需求，是我们面临的最大挑战之一。”
失效分析迎来升级
为更简单的平面CMOS结构开发的失效分析技术，在目前复杂的环境中已显得力不从心。如今，故障可能深藏于多芯片堆叠结构内部中，或隐藏在新型电源传输方案下，这使得故障检测和分析变得更加困难。
缺陷的性质也在发生变化。曾经遵循可预测故障模式的缺陷机制，如今的表现也不同。例如，静默数据错误是间歇性错误，仅在特定工作负载、电源和/或热条件下才会引发故障。缺陷行为的这种转变，需要失效分析策略也做出相应调整。
可测试设计(DFT)策略有助于最大限度地降低此类风险。西门子EDA Tessent高级工程总监Nilanjan Mukherjee表示：“随着异构集成的发展势头强劲，确保高质量的已知良好芯片(KGD)至关重要，因为集成后丢弃封装好的部件的成本过高。必须在芯片和封装级别实施精心规划的DFT策略，以有效测试和修复高速互连（包括TSV），最大限度地减少故障并提高良率。”
面向调试的设计
历史上，失效分析在半导体设计中一直被视为次要问题。这给诊断和隔离缺陷带来了重大障碍，尤其是在先进节点以及采用小芯片和3D-IC等复杂封装架构的情况下。
谷歌硅失效分析工程主管Lesly Endrinal认为，行业需要超越传统的可测试性与诊断设计（DFTD）概念，将调试明确纳入设计流程。她表示：“不能再局限于‘DFTD’，而应升级为‘DFTDD’，即可测试性、诊断与调试设计。长期以来，失效分析一直是芯片设计中的事后考虑环节。但现在，随着架构变得越来越复杂，调试难度越来越大，我们必须从一开始就嵌入诊断功能。”
先进芯片依赖内置可测试性特性，结合诊断工具来检测和隔离故障。然而，如果缺乏强大的调试能力，工程师将无法全面表征和了解芯片内部故障的根本原因。随着晶体管密度不断增加，以及先进架构为传统的故障隔离技术带来新的障碍，这种限制正变得越发棘手。
Teradyne半导体测试技术和市场策略师Nitza Basoco表示：“仅有可测试性还不够，还需要具备可诊断性。设计师必须在芯片投产前就考虑如何识别和分析缺陷。这意味着需要在设计过程中融入可访问性，确保对封装交互的可见性，并在早期阶段规划故障隔离方案。”
这将使工程师能够规避物理失效分析固有的一些限制，更直接地采用纳米探测等先进技术。此外，开发和实施新的故障模型（如单元感知和布局感知模型）可以提高缺陷定位的分辨率和准确性。但这些方法需要设计工具和失效分析工具之间进行精心的协同优化。
如果没有适当的调试机制，有效隔离和纠正良率问题的能力将严重受损，这必然导致项目延迟和成本上升。DFTDD不仅仅是DFTD的升级版，而是确保未来半导体持续可靠性的基本要求。
Endrinal指出：“可测试性设计让我们能够检测故障，诊断功能帮助找到故障，但调试功能使我们能够深入分析芯片内部发生的状况，进一步完善认知。”
在缺乏集成调试功能的情况下，失效分析团队经常不得不依赖外部测试方法，但这些方法只能提供有限的故障机制信息。这一问题日益引起关注，尤其是在3D堆叠架构和基于小芯片的设计中，故障可能涉及多个芯片、埋入式互连以及复杂的热/电交互作用，而传统测试方法无法完全捕捉这些因素。
现代失效分析面临的一大挑战在于分析先进封装和基于小芯片的架构中的故障。与可直接访问扫描链和测试结构的单片SoC不同，小芯片依赖埋入式互连，传统电气测试方法无法触及。这使得使用标准扫描技术诊断故障变得极具挑战性，迫使制造商探索替代解决方案，例如实时嵌入式监控和原位诊断等。
这些新兴挑战凸显了失效分析策略亟需根本性转变。一些有前景的方法包括优先采用数据驱动分析、嵌入式诊断和人工智能驱动的缺陷检测，以有效应对现代半导体设备的复杂性。
改进失效分析的财务影响比以往任何时候都更为显著。随着制造成本的飙升，在生产流程早期诊断缺陷的能力直接影响利润率、产品上市时间和整体生产效率。行业向基于小芯片的设计、混合键合和超高密度互连的转变引入了新的失效机制，这些机制通常直到生产周期的后期才被发现，导致修复成本大幅增加。
失效分析必须从被动转向主动预防，在良率优化和工艺改进中发挥越来越重要的作用。行业需要从被动调试转向主动缺陷检测。这可以通过利用实时监控、深度数据分析和AI增强诊断来实现，从而在潜在问题升级为重大故障前识别和解决它们。
西门子的Mukherjee表示：“在更小的制程节点，尤其是在全环绕栅极（GAA）等新技术中，测试质量仍是最大挑战之一。由于现有方法难以复现现场环境条件和软件工作负载，许多缺陷会逃过制造测试。解决这一问题需要新的测试模型、更严格的压力测试，以及关联传感器数据以预测复杂异构集成电路维护需求的能力。”
此外，诸如接触电阻漂移和翘曲等失效机制需要越来越精确的表征。在最终组装阶段前检测这些失效模式，对防止重大良率损失至关重要。
更为复杂的是，失效分析团队如今必须处理呈指数级增长的测试和工艺数据量。一颗5nm芯片可包含数十亿个晶体管和数千个电源/信号路由层，每片晶圆可产生数TB的数据。这种数据洪流使传统的失效分析工作流程效率低下，成为提高良率的重大瓶颈。
为了应对这些挑战，失效分析需要超越对传统故障隔离工具的依赖。它必须将实时监控、嵌入式传感器和AI驱动的分析直接集成到芯片设计中。制造商正逐渐从仅依赖最终测试阶段的通过/失败标准，转向采用现场诊断、深度数据分析和 AI 辅助缺陷预测，以在生产流程中更早地预测和解决故障。
图1：异常检测机器学习流程。
图源：proteanTecs
失效分析的未来在于数据监控
随着半导体技术不断发展，失效分析需要紧跟步伐。新兴架构（如CFET、背面供电和先进的3D集成）无疑将带来传统失效分析方法难以应对的新挑战。同时，器件的复杂度不断增加，以及行业对更高可靠性的追求，要求向实时监控、预测性诊断和AI驱动失效分析转型。
半导体制造商正转向集成失效传感器，在芯片运行期间持续监测其健康状态。“对基于小芯片的设计，大多数I/O不会在封装级别暴露，这使得传统的失效分析方法极为受限，”Sever解释道，“唯一可行的解决方案是在芯片内部嵌入‘眼睛’——实时监控互连和电源完整性，而不是依赖有限的外部访问。”
AI和机器学习也将在未来的失效分析中发挥关键作用。随着测试数据量呈指数级增长，人工失效分析已难以为继。AI驱动的工具将帮助工程师关联大量数据集、识别模式并在故障影响良率前进行预测。
这种AI驱动的方法对于高频器件至关重要，因为信号完整性故障可能是间歇性的，并且难以用传统方法隔离。高速电路工作在GHz和THz频段，即使阻抗、串扰或电源噪声的细微不匹配也可能引发不可预测的故障。AI驱动的失效分析工具能够实时分析频域数据，在故障升级为灾难性问题前发出预警。
EDFAS路线图：引领失效分析的发展
失效分析难以跟上技术快速发展的步伐。几何尺寸不断缩小、封装架构日益复杂，以及背面供电和3D-IC的兴起，将传统失效分析技术推向极限。为应对这一挑战，行业制定了电子器件失效分析协会(EDFAS)路线图作为指导。该路线图概述了失效分析中的关键挑战，并提供了创新框架。
EDFAS路线图承认当前方法的局限性，强调需要新的故障隔离技术、更高的自动化水平，以及设计、调试、测试和失效分析工具之间更深度的集成。它还强调了代工厂、EDA供应商和工具提供商之间协作的重要性，以确保失效分析跟上新兴架构和新材料的发展步伐。
结语
失效分析正在经历一场深刻的变革，从事后分析过程转变为可以精确定位根本原因、优化良率和提升可靠性并控制成本的过程。随着器件复杂性不断增加，传统的故障隔离技术效果渐弱，迫使制造商进行调整。失效分析策略呈现出向嵌入式实时监控、AI 驱动分析和无损成像稳步发展的趋势。
为保持竞争优势，半导体公司必须在开发初期就采用DFTDD原则。这需要行业内部的文化转变，使设计、测试和失效分析团队之间的协作成为标准流程，而不是事后考虑。
失效分析的未来将由人工智能、机器学习、无损成像和实时故障监控等新技术塑造。EDFAS路线图强调了全行业协作对开发下一代失效分析方法方面的重要性。
来源：王树一
