摘要：半导体行业随着台积电2纳米(N2) CMOS平台技术的开发取得重大进展。这项技术专门针对人工智能、移动设备和高性能计算(HPC)应用中的节能计算需求进行优化。特别是在2023年第一季度生成式人工智能取得突破性进展后，业界对先进节能逻辑技术的需求持续增长[1]。

引言

半导体行业随着台积电2纳米(N2) CMOS平台技术的开发取得重大进展。这项技术专门针对人工智能、移动设备和高性能计算(HPC)应用中的节能计算需求进行优化。特别是在2023年第一季度生成式人工智能取得突破性进展后，业界对先进节能逻辑技术的需求持续增长[1]。

图1：展示了从28纳米到N2的每平方毫米性能/功耗比提升，显示了跨技术节点超过140倍的节能计算加速。

N2技术在半导体制造领域代表显著进步，采用了节能型环绕栅纳米片晶体管、优化的中端及后端互连，以及业界最高密度的SRAM宏单元，达到约38Mb/mm²。与前代3纳米制程相比，N2带来显著提升：速度提高15%或功耗降低30%，同时芯片密度提升超过1.15倍。

1N2 NanoFlex技术架构

N2平台技术引入创新的NanoFlex方案，通过纳米片宽度调制和多单元架构提供灵活的设计选择。该技术的开发重点关注PPACt(功耗、性能、面积、成本和上市时间)各项指标。

图2：展示N2 NanoFlex技术通过结合短单元和高单元库实现超过15%性能提升。

图3：对比N2 NanoFlex HD单元和N3E FinFlex单元的性能，显示在各种电压范围内实现14-15%的速度提升。

该平台提供跨越200mV的六档阈值电压解决方案，使设计人员能够针对不同功耗和性能需求进行优化。这种灵活性对于满足各类节能计算应用需求具有特殊价值，同时保持最佳逻辑密度。

2节能型纳米片晶体管与互连技术

N2平台标志着从FinFET到纳米片技术的成功转型。这一发展历程包括多代Si FinFET技术，从16纳米发展到7纳米节点。

图4：展示N2晶体管特性，呈现优异的漏致势垒降低(DIBL)和亚阈值摆幅性能。

图5：展示跨越约200mV的六档阈值电压范围，针对低漏电和高性能应用进行优化。

纳米片晶体管在性能指标上展现显著改进。该技术分别在N型和P型场效应晶体管上实现70%和110%的I/CV速度提升。特别值得注意的是在低电压工作条件下(0.5V-0.6V)性能功耗比得到提升。

图6：比较驱动电流和迁移率提升，显示N型和P型晶体管在I/CV速度上的显著改进。

3与3D Fabric技术集成

N2平台的主要创新在于与3D Fabric技术的无缝集成。该平台包括新型铜质重分布层(RDL)，具有平坦钝化层和硅通孔(TSV)，针对系统集成和扩展进行了优化。

图7：展示N2与3D Fabric技术的集成能力，显示新型铜RDL和钝化层结构。

该技术专门设计用于支持先进封装解决方案，包括SoIC(集成芯片系统)3D堆叠和各种CoWoS(晶圆级芯片堆叠)变体。这种集成能力对加速人工智能、移动设备和HPC产品设计的系统集成和扩展具有重要作用。

4SRAM与逻辑性能

N2平台在SRAM密度扩展方面取得显著成果，达到约38Mb/mm²。这一提升来自位单元阵列效率和外围布局的多项优化。

图8：展示从7纳米到2纳米的SRAM宏单元密度扩展，N2达到约38Mb/mm²。

该平台展现了可靠的稳定性和性能特征。256Mb SRAM显示稳定的高良率，不经修复即可达到超过80%平均良率和90%峰值良率。该技术成功通过了1000小时高温工作寿命(HTOL)认证，具有约110mV裕量。

图9：可靠性测试结果显示N2技术满足晶圆级可靠性要求并通过1000小时HTOL规范。

N2平台目前处于风险生产阶段，计划于2025年下半年开始量产。增强版本N2P在保持完全GDS兼容性的同时提供5%额外速度提升，计划于2025年完成认证，2026年实现量产。

参考文献

[1] G. Yeap et al., "2nm Platform Technology featuring Energy-efficient Nanosheet Transistors and Interconnects co-optimized with 3DIC for AI, HPC and Mobile SoC Applications," in 2024 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2024, pp. 1-4.

来源：卡比獸papa