摘要：信息通信技术（ICT）的持续趋势是数据量呈指数级增长，这些数据需要被移动、存储、计算、通信和保护。依赖特征尺寸缩放的传统半导体技术正达到其物理极限，使得在系统性能和能效方面继续改进变得具有挑战性。异构集成（Heterogeneous Integration,

先进封装与异构集成

信息通信技术（ICT）的持续趋势是数据量呈指数级增长，这些数据需要被移动、存储、计算、通信和保护。依赖特征尺寸缩放的传统半导体技术正达到其物理极限，使得在系统性能和能效方面继续改进变得具有挑战性。异构集成（Heterogeneous Integration, HI）作为补充传统晶体管缩放以实现高性价比系统级封装（SiP）的需求日益迫切。HI将是实现下一代计算和通信系统成本与功率效率的基础。芯粒（Chiplets）和HI在提高良率、复用IP、增强性能和优化成本方面提供了显著优势。

ICT能耗的增长速度已超过通过尺寸缩放实现的效率提升，需要新的计算范式。因此，本章旨在解决的宏大目标是：发现具有全新计算轨迹的计算范式/架构，实现超过1,000,000倍的能效提升。本章的具体目标是开发用于集成模拟和数字系统的技术，包括神经形态和量子计算、传感、光子学以及无线通信。

本章关于先进封装和异构集成的范围包括（但不限于）：

先进封装下的交叉活动包括：

总体而言，不同应用需要特定领域的架构和适当的系统集成策略，以高效地实现性能、功耗、面积和成本（PPAC）的权衡，同时确保信号和电源完整性、功率转换与传输、热与机械应力管理、可靠性、可测试性和安全性。系统集成的可能解决方案策略包括将单独制造的组件水平集成到更高级别的SiP中，以及将单独的芯粒进行三维（3D）堆叠。SiP架构和物理设计需要高保真度以及高效率的建模工具和技术，包括那些基于机器学习的工具和技术。

向高密度3D系统集成的发展将提高带宽密度和能效。水平和垂直互连间距的缩放，以及下一代互连技术，是实现高带宽密度和能效的关键方法。考虑到I/O带宽将与计算核心的扩展成比例缩放，伴随着封装引脚数和I/O功耗的指数级增长，通常需要光互连方面的替代创新，以实现高带宽密度、能效和传输距离。

系统集成的挑战不仅是芯片-封装的协同设计，它还包括封装材料的选择、互连间距缩放的工艺开发以及散热解决方案的设计，所有这些都必须满足可靠性和制造良率的目标。这些反过来又需要复杂的热点和缺陷量测、测试和仿真，以便从根本上理解系统性能和可靠性。最后，新颖的材料是互连、高密度基板、散热以及新兴器件发展创新的基础。

7.2 芯片封装架构与协同设计

宏观和微观层面的2.5D/3D异构集成对于实现包含各种类型芯粒的未来ICT系统至关重要，并为微电子设计带来显著的性能和成本效益。（先进封装架构的趋势及其对互连的影响在7.3节中描述。）这种范式转变将推动以知识产权（IP）形式封装的芯粒设计、异构架构、片上/封装上网络以及可靠系统集成的创新。

图7.1：芯片-封装协同设计的工作流程

一些挑战和研究需求包括：

7.3 用于先进封装中异构集成的下一代互连

随着半导体行业的持续发展，对更高效、可扩展和高性能解决方案的需求正推动着异构集成和先进封装技术的创新。这些创新对于高性能计算、人工智能和边缘计算应用至关重要。这些进步的核心是下一代互连技术的发展。

互连技术的关键进展包括硅通孔（TSV）、中介层和混合键合方法的发展。高密度TSV能够实现堆叠裸片之间的垂直互连。中介层和桥接技术也在不断发展，硅中介层被用于支持芯粒之间的高带宽连接。有机和玻璃中介层等新兴选项提供了具有独特电气和热性能的高性价比替代方案。混合键合技术，如直接键合互连（DBI），通过使用直接的电介质-电介质键合和金属互连，提供了更高的互连密度和优越的电气性能。

图7.2：NHanced Semiconductors，Inc. 的10μm间距混合键（左）和1.9μm间距混合键（右）。

与此同时，正在探索光子互连以解决电气连接的局限性。片上光子学可能提供低延迟、高吞吐量的连接，且功耗更低。重新分布层（RDL）是先进互连技术的另一个关键组成部分。细间距RDL无需硅中介层即可提供高密度连接。材料和工艺创新对于互连技术的进步至关重要。

尽管取得了显著进步，但仍存在若干挑战。在高频下管理信号完整性日益困难。最小化每比特传输的功耗是另一个关键焦点。此外，以合理的成本确保可扩展性和可制造性对于广泛采用至关重要。

芯粒的普及预计将继续。下一代封装需要通过实现能够容纳极细间距I/O裸片（

图7.3：各种包装技术的相对能效比较

为了满足硅中介层的未来需求，将需要具备在顶面制作更多增层以及在背面制作多层RDL的能力。基板厚度也可能需要从100微米减小到50微米或更低。对于重构扇出技术，主要的技术驱动力将是制作线宽/间距（L/S）小于1微米的顶面和背面增层。对于这两种HI技术，都必须能够容纳I/O焊盘间距小于10微米的裸片。这时，组装技术将从传统的焊接方法过渡到混合键合。

表7.1:实现未来HI的路线图技术开发需求

7.4 供电与热管理

供电挑战：由于核心数量的增加，电源轨的增加给向处理器供电的问题增加了复杂性。在不久的将来，高功率AI和HPC领域的处理器将消耗超过1000安培的电流。对于低功耗移动处理器，主要重点一直是减小设备的整体外形尺寸并最大化电池寿命。

供电解决方案：集成电压调节器（IVR）已成为解决若干供电挑战的关键方案。IVR广泛定义为将电压调节的最后一级集成在封装或裸片上的解决方案。通过细粒度电源管理来最小化功耗的驱动力导致了大量的电源轨。在平台上设置数十个电压调节器是不切实际的。推动IVR发展的另一个因素是处理器功率水平的稳步增长。IVR可以通过以更高的电压将电力输送到处理器来解决这个问题。

开关稳压器更适合需要更高输入电压的IVR实现。简单的开关电容电压调节器（SCVR）存在调节性能差的问题。最近，引入了新的基于开关电容的混合拓扑来解决这些缺点。

表7.2:电力输送要求

热管理挑战：理解应对先进封装和异构集成热挑战的未来路线图需求，需要首先回顾历史架构趋势。多核架构时代将重点放在利用摩尔定律的力量来提供额外的核心以实现计算性能。近年来，由于先进封装技术允许将数量众多的芯粒、供电元件、内存块等集成在封装级别——通常集成到3D异构封装中——这一趋势加速了。

预计这些趋势将继续，并很可能为未来的计算产品加速。因此，以下是与工艺缩放和先进封装相关的热挑战：

表7.3:热管理要求

7.5 材料

在加工后仍留在半导体封装内的材料被定义为组分（constituents）。这些材料包括载体（基板、引线框架、中介层、增层材料、重新分布层等）、芯片粘接剂、底部填充剂、封装材料和焊料材料，此外还有散热解决方案（例如，盖子、热界面材料等）。

特定应用的驱动因素将用于指定新的材料能力，以在先进封装的背景下实现系统级性能增强。关注领域包括实现更高封装布线密度/小型化、改进电气性能以及增强机械和热性能以改善可加工性和可靠性所需的材料改进。

表7.4:包装材料需求和能力评估

7.6 基板

随着基板从芯片载体转变为集成平台，该基板平台的驱动属性或元素需要过渡到新的缩放术语和目标。对于高性能计算（HPC）应用，行业领导者提出了一个可以扩展到10,000 IO/平方毫米的平台。将这个品质因数转换为互连术语意味着互连面密度等于每平方毫米10,000个凸点或焊盘，这需要10微米的凸点或焊盘间距。

图7.4:互连面积密度（凸起/毫米2）与凸起间距的对比。缩放凸起节距需要实现从基于焊料的互连到Cu-to-Cu互连的过渡。

此外，使用HI技术的HPC应用将需要更高和更低的线密度布线层。布线层的数量将取决于所需的IO密度，基于所需的集成度和性能。

图7.5:线/毫米/层数与半线间距（以微米为单位）的对比，说明了不同插入物和基板技术的线性布线能力范围。以上是高级基板用于高密度和高性能应用时的两个缩放元素。

总结来说，未来高密度基板缩放有几种选择。一条路径是将细间距凸点裸片（多数情况下是芯粒）贴装到具有≤ 2微米线宽和间距特征的高密度有机基板上。另一条路径是使用有机/无机重新分布层（RDL）来布线贴装的细间距凸点。

在任何这些路径中，都需要关注制造科学与工程，以改进经济性和先进基板制造实践。

表7.5:高密度基板技术评估

工作频率高于6 GHz的射频（RF）器件需要创新的解决方案。用于5G和6G器件的基板不再是简单的印刷电路板（PCB）。下一代RF器件将需要具有小型化结构的先进IC基板技术，例如L/S低于15/15微米，间距低于20微米，焊盘尺寸低于30微米。导电走线和天线贴片将以超低表面粗糙度制造，与低损耗电介质材料结合使用时，这些走线可能会发生分层。在面板级制造此类系统将需要基于仿真的工艺优化（包括数字孪生），以避免翘曲和可靠性问题。

7.7 组装与测试

组装：电子系统的封装必须考虑机械损伤保护、电气连接、冷却、空间转换、射频噪声发射、静电放电和产品安全。先进封装包括多种组装技术，用于将芯粒集成到封装中。制造线需要修改和优化，以实现多裸片、组件的放置。组装工艺需要允许组件之间更严格的间距。此外，还需要开发组件返工工艺。

组装挑战：从传统倒装芯片封装过-渡到具有铜柱（CuP）和新层压板设计规则的细间距，给组装和制造带来了新的挑战。需要新的工具来处理这些大型层压板增加的翘曲。

为了应对高带宽和向芯粒过渡中额外I/O的需求，更新技术如超细间距封装（≤ 55微米间距）、CuP和先进封装解决方案（如2.xD、硅桥）以及3D垂直集成是必要的。组装芯粒需要更精确的切割/拾取和放置工具。还需要替代的芯片连接方法和工具，例如热压键合。还需要新的检测工具。

在未来十年及以后，为了满足未来芯片性能、降低功耗以提高能效同时保持信号和电源完整性的极端互连密度需求，需要向更细的间距（

共封装光学（CPO）对于满足未来的带宽和功耗需求至关重要。将光学引擎集成到先进封装解决方案中存在其独特的挑战。构建光学引擎需要一套完全不同的技能。CPO的一大挑战将围绕光纤连接组装。

测试挑战：先进封装和异构集成产生了多样化的系统级封装设计和应用。在设计中使用现成的芯片会导致非优化的可测试性设计（DFT）集成。DFT插入通常是基于单个裸片设计进行的，具有单芯片设计视角，并未考虑SiP中多个芯片的影响。

7.8 性能与工艺建模及模型验证

经过验证的性能和工艺建模是加速微电子和先进封装技术发展的关键。建模复杂HI系统的一个重大挑战是需要跨越近八个数量级的长度尺度，以及需要耦合材料、电气、光子、电磁、热和机械行为。

总体而言，建模有几个作用：（1）通过从头计算技术开发新颖材料和界面；（2）在设计探索期间评估粗略性能；（3）通过详细评估为设计细化创建准确的行为评估；（4）通过仿真辅助制造工艺开发；以及（5）通过缺陷预测提高制造工艺良率。

模型中的数据表示通常包含每个长度尺度上的物理和几何属性。尺度之间信息交换将包含材料、几何和仿真属性。鉴于每个尺度都有其自身的控制方程，尺度之间的接口对于提供一个独立于底层模型的模块化链接平台是必要的。机器学习（ML）模型可能是此类抽象的良好候选者。

以下是建模中必须解决的具体要素的详细信息：

表7.6:与先进封装和HI相关的最新和未来的建模需求

7.9 可靠性

异构集成封装的可靠性对于满足高性能电子系统日益增长的需求至关重要。重大挑战包括先进封装架构、材料和结构（例如，使用先进粘合剂和自愈材料）的集成，先进建模和仿真技术的使用，以及新测试和鉴定方法的开发。

过应力失效机制通常是灾难性的和突然的，而磨损失效机制是逐渐的和累积损害的。这两种失效机制都是由热、机械、电气、化学、辐射、磁和湿度载荷单独作用以及相互结合作用（如热机械、热湿机械、热电和热化学载荷）引起的。

表7.7:针对特定应用程序的可靠性资格准则预计不会发生重大变化，但在未来十年内，满足这些相同的指标将面临挑战。

HI正在水平和垂直方向上发展，但当对更高功能、更好性能和增强功率的需求，与对更小尺寸、减轻重量和降低成本的需求相结合时，可靠性和测试挑战就出现了。未来10年内，鉴定指标不会发生显著变化，但显示为红色，特别是因为如果这些新材料、工艺和尺寸在设计初期没有考虑到可靠性，将很难满足相同的可靠性指标。

7.10 封装中的成本-性能权衡

理解“芯粒化”（chipletization）的成本-性能权衡非常重要。较小的芯粒在良率、可复用性、性能分级和布局规划方面是有益的。然而，芯粒间互连和组装开销使得较大的芯片在功耗和成本方面更有利。制造工艺的成熟度将在未来性能与成本的决定中扮演关键角色。

7.11 芯粒尺寸与数量的趋势

虽然当前芯粒技术的状态将“芯粒化”的成本-性能最优点设置在每个封装约10个芯粒左右，但未来的技术进步可能导致数量更多的芯粒系统。正在进行的CHIPS法案国家先进封装制造计划（NAPMP）预计，芯粒数量将增加到1000个，具有不同的x、y、z尺寸，3D堆叠高达24层，芯粒尺寸范围从4平方毫米到800平方毫米。

7.12 挑战、未来需求与可能解决方案

基于传统半导体尺寸缩放来提高性能和带宽已达到其物理极限。随着晶体管栅极间距缩小速度放缓和芯片尺寸达到光罩极限，芯粒系统架构是行业的答案。总体而言，封装引脚数和I/O功耗的指数级增长、特定领域架构、IP复用的技术和商业模式，以及混合技术节点芯粒将推动HI和先进封装的发展。

先进封装的技术进步将需要新的设计工具，包括数字孪生，以使封装设计能够支持协同设计工作流程和预测建模。需要跨越近八个数量级长度尺度的多尺度模型以及进行多物理场分析的需求，将是设计和分析HI/AP系统的重大挑战。使用IVR以更高电压供电是必要的。增加的功耗将需要通过封装热设计来协同设计系统散热策略。

下一代封装的极端互连密度需求将推动超细间距（

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来源：半导体产业纵横一点号