博通推出3.5D XDSiP平台：可整合6000mm²的3D堆叠硅片与12个HBM

摘要：近日，博通推出了3.5D XDSiP（3.5D eXtreme Dimension System in Package）平台，这也是业界首个3.5D面对面（Face-to-Face，F2F）封装技术，允许整合最多6,000平方毫米的3D堆叠硅片与12个HBM模

近日，博通推出了3.5D XDSiP（3.5D eXtreme Dimension System in Package）平台，这也是业界首个3.5D面对面（Face-to-Face，F2F）封装技术，允许整合最多6,000平方毫米的3D堆叠硅片与12个HBM模块，来制作系统封装（SiP）。根据预计，首款3.5D XDSiP产品将于2026年问世。

据介绍，博通3.5DXDSiP采用台积电CoWoS-L封装技术，可提供约5.5倍光罩尺寸的封装，使总面积来到4,719平方毫米，可以将包括逻辑IC、最多12个HBM3/ HBM4堆叠和其他I/O芯片整合在一起。

为了将性能发挥到极致，博通建议采用分解运算芯片的设计，使用铜混合键合（Hybrid Copper Bonding，简称HCB）以F2F方式将一个逻辑芯片堆叠在另一个逻辑芯片上。这种方法使用非微凸块（bumpless）混合键合，直接连接上下硅芯片的金属层，与依赖硅穿孔（TSV）的面对背（face-to-back）相比，是博通3D XDSiP平台的主要优势。

博通指出，F2F 技术可让信号连接数量增加7倍，并缩短信号路径，同时将芯片间界面的耗电量降低90%，减少3D堆叠内运算、內存和I/O元件间的延迟时间，并实现更小的中介层（Interposer）和封装尺寸，从而节省成本并改善封装翘曲问题，为设计团队在上下芯片间重新分解ASIC构架提供更多灵活性。

博通ASIC产品部资深副总裁暨总经理FrankOstojic表示，公司与客户紧密合作，在台积电与EDA伙伴的技术与工具之上，创造出了3.5D XDSiP平台。通过垂直堆叠芯片元件，博通3.5D平台让芯片设计人员为每个元件搭配适当的制程，同时缩小中介层与封装尺寸，大幅改善性能、效率与成本。

博通的3.5D XDSiP的F2F HCB技术很可能是台积电无凸块SoIC-X（Bumpless）堆叠技术的专有实现，尽管采用了博通的专有设计和自动化流程（台积电的 Kevin Zhang 间接证实了这一点）。由于该平台同时使用 2.5D 集成和 3D 堆叠，因此博通称其为“3.5D”。

台积电业务发展与全球销售高级副总裁兼副联合首席运营官张晓强（Kevin Zhang）博士说：“台积电和博通在过去几年中密切合作，将台积电最先进的逻辑工艺和3D芯片堆叠技术与博通的设计专业知识相结合。”

博通将利用其 3.5D XDSiP系统级封装平台，为谷歌、Meta 和 OpenAI 等对性能有无限需求的公司设计定制 AI/HPC 处理器和 ASIC。作为该平台的一部分，博通将提供广泛的 IP，包括 HBM PHY、PCIe、GbE、Full-solution chiplets，甚至是 Silicon Photonics，它使客户能够专注于其处理器最为关键的处理单元架构。

博通3.5D XDSiP产品整合由台积电N2（2nm）制程制造的四个运算芯片、一个I/O芯片和六个HBM模块。该公司也展示为使用该技术的客户，提供多种不同设计。

博通目前正在开发五款使用其 3.5D 技术的产品，包括来自其主要客户的几款面向不断增长的 AI 领域的产品，以及一款将使用 Arm ISA 和台积电 2nm 级工艺技术的富士通 Monaka 处理器——针对 AI 和 HPC 领域。博通透露，其3.5D XDSiP 产品将于 2026 年 2 月开始发货。