摘要：芯片制造商正逐步淘汰先进节点上的部分金属。虽然钌衬层已接近量产阶段，但该金属尚无法在高度规模化的互连结构中替代铜。imec 研究员Zsolt Tőkei指出，钌的成本极高，而现有制造工艺对此并无改善作用。此外，在大马士革工艺（damascene schemes

钼作为半导体制造中多种常用金属的替代材料，前景正日益光明，在先进工艺节点中尤其如此。

芯片制造商正逐步淘汰先进节点上的部分金属。虽然钌衬层已接近量产阶段，但该金属尚无法在高度规模化的互连结构中替代铜。imec 研究员Zsolt Tőkei指出，钌的成本极高，而现有制造工艺对此并无改善作用。此外，在大马士革工艺（damascene schemes）中，“过度沉积后回刻抛光” 步骤产生的废料量是一个亟待解决的严重问题。尽管减成法金属化（subtractive metallization）能减少废料量，但它需要对整体工艺进行更大规模且成本高昂的调整。

铜并非唯一面临发展瓶颈的金属。晶体管触点、存储器中的字线以及类似应用场景，通常使用钨、钴和其他金属，而不是铜。但它们同样面临着许多与铜相同的缩放问题。与铜一样，随着特征尺寸的缩小，钨的电阻率也会增加，且需要借助阻挡层（barrier layer）来避免介质污染。铠侠（Kioxia）的研究人员报告称，在3D NAND器件中，通常用于钨沉积的WF6前体中的氟残留物会滞留在空隙中，最终侵蚀周围的电介质材料。随着特征尺寸的缩小和电流密度的增加，钨还面临电迁移问题。

那么，下一代替代材料会是什么？对于上述应用场景来说，至少目前而言，钼似乎已成为一个吸引力日益提升的选项。Tőkei表示，相对于现有材料和钌等替代品，钼具有多种优势。钼的电阻率比钨更高，不需要阻挡层，而且与钌相比，钼更便宜，并且与电介质的附着力更好。

阻挡层越少，电阻越低

在混合金属化方案中，钼作为无阻挡层接触金属尤其具有吸引力。这类方案的流程是先填充过孔，再制作铜大马士革导线。由于通孔底部或其他垂直特征的阻挡层会产生额外的串联电阻，因此底部阻挡层决定了接触电阻和通孔电阻。

Lam Research高级半导体工艺与集成工程师TaeYeon Oh及其研究团队证明，与传统的铜双大马士革设计相比，无阻挡层的混合钼金属化方案可将整体电阻降低约56%。

Tőkei表示，将钼与这样的工艺流程集成，除了金属沉积模块本身之外，可能只需要对其他环节进行少量改动。钼比钌更容易氧化，这使得它更容易通过化学机械抛光（CMP）工艺去除。

然而，imec的Jean-Philippe Soulié及其同事通过深入分析发出警告：在评估金属在实际器件中的性能时，金属的体相特性（bulk properties）价值有限。对于钼（其他纳米线材料亦是如此）而言，其电学、热学及电迁移特性均取决于沉积薄膜的晶粒尺寸（grain size）与晶界结构（grain boundary structure）。而这些微观结构又会受到前驱体、工艺参数、底层介质的表面特性等多种因素的影响。

应对电迁移问题

界面与晶界是电迁移的主要路径，同时还会导致电子散射并使电阻率下降。为了集成钼，金属沉积模块需要能够处理MoO2Cl2和MoCl5等固体前驱体。总体而言，固体前驱体在半导体制造中的应用正日益普遍，除钼之外，还有基于氯的铪、铝和钨等前驱体。然而，与气体甚至液体前驱体相比，固体前驱体往往热稳定性较差，材料通量也不太均匀。

Lam Research的研究人员表示，他们通过循环沉积技术实现了对晶粒尺寸的精确控制，并根据需要混合使用热法和等离子法工艺，以达到预期效果。研究表明，大晶粒钼薄膜是成功实现集成的关键。在他们的研究中，小晶粒钼的电阻率对厚度的依赖性与钨相当。相比之下，大晶粒钼的电阻率对厚度的依赖性要小得多，并且在厚度低于约7纳米时，其电阻率表现优于钨、钌，甚至铜。

图1：不同金属在不同厚度下的电阻率。

（图源：imec）

正如韩国科学技术院的研究人员Yeongjun Lim和Mincheol Shin通过仿真研究发现，当钼中存在晶界时，掺杂钴等元素有助于减少散射。低浓度掺杂时，电荷补偿效应会使电阻率降低；但浓度较高时，电阻率会急剧上升。这是因为额外的杂质态会导致载流子局域化，破坏电子传输。

在背面供电应用中，预测金属行为尤其具有挑战性。背面供电设计旨在缩小标准单元尺寸。然而，这会导致背面供电网络增加电流密度，从而增加电迁移风险。由于类似的原因，这类设计也容易出现热点问题。

尽管背侧供电结构中的电迁移与散热问题尚未得到全面分析，但钼已展现出一些明显优势。作为一种难熔金属，钼即使在极高的温度下也具有机械稳定性。它与电介质的附着力更强，不易形成空隙。此外，钼的导热性也比钌更好。由于这些原因，钼的抗电迁移性能可能比钌更好，不过这两种金属的性能应该都能令人满意。中山大学研究员Linlin Cai解释称，更好的抗电迁移性能使设计人员能够更紧密地封装晶体管，从而减少器件的整体面积。

虽然还需要更多实验结果佐证，但早期的钼集成研究已颇具前景。铠侠团队发现，钼相对于钨的电阻率较低，这使得他们能够在保持RC不变的情况下，将字线间距减小7.3%，存储器孔间距缩小了3.7%以上，总体比特密度提高16.3%。

总体而言，Tőkei表示，钼在接触点和字线应用中是非常自然的选择，能很好地适配现有集成方案。但从长远来看，钌或许更有望扩展应用于尺寸更小的器件。

来源：小萱科技每日一讲