Hot Chips 2025的关键赛道，中国玩家亮出王牌

摘要：先进封装不再只是制造流程的末端环节，而是成为提升系统性能的核心技术，正在重塑整个半导体产业的竞争格局。2025年的HotChips大会，芯片巨头们不再单纯比拼制程工艺，而是通过先进封装技术突破来赢得AI算力竞争。

先进封装不再只是制造流程的末端环节，而是成为提升系统性能的核心技术，正在重塑整个半导体产业的竞争格局。2025年的HotChips大会，芯片巨头们不再单纯比拼制程工艺，而是通过先进封装技术突破来赢得AI算力竞争。

HotChips2025不仅展示了芯片设计的创新，更凸显了系统集成与晶圆级封装（WLP,Wafer-LevelPackaging）在半导体行业的关键作用。随着计算需求向更高性能、更低功耗和更小尺寸发展，传统的单芯片封装已无法满足需求，而扇出型晶圆级封装（FOWLP）、面板级封装（PLP）和晶圆系统级封装（SoW）等技术正成为推动行业进步的核心驱动力。

评论区留言HC2025可获得“HotChips2025”演讲资料合集。

扇出型晶圆级封装（FOWLP）：

高性能与小型化的平衡

扇出型晶圆级封装（FOWLP）仍然是先进封装市场的主流技术，预计到2025年将占据全球先进芯片封装市场份额的58.6%。相较于传统的扇入型封装（FIWLP），FOWLP能够在封装外延区域（moldcompound）上重新布线（RDL），从而支持更高的I/O密度和更灵活的异构集成。

在本届HotChips上，多家公司的AI加速器和网络芯片采用了FOWLP技术，以实现更高的带宽和更低的功耗。例如，d-Matrix的CorsairAI推理加速器采用台积电6nm工艺，结合FOWLP技术，实现了8个chiplet的异构集成，提供2GBSRAM和150TB/s的带宽。FOWLP的优势在于它能够直接在晶圆级完成封装，减少传统封装中的基板层，从而降低信号传输延迟和功耗。

此外，FOWLP在移动设备、5G射频前端模块（RFFEM）和物联网（IoT）芯片中也得到广泛应用。由于FOWLP能够实现更薄的封装高度（

面板级封装（PLP）：

降低成本，提高生产效率

尽管FOWLP在晶圆级封装中占据主导地位，但面板级封装（PLP）正在成为另一种极具潜力的替代方案。PLP采用更大的面板尺寸（如510mm×515mm，远大于12英寸晶圆），可以在单次工艺中封装更多芯片，从而降低单位成本。

HotChips2025虽然没有直接聚焦PLP技术，但多家封装设备厂商（如ASM、Besi）正在推动PLP的量产化。PLP的挑战在于工艺均匀性和良率控制，因为面板尺寸越大，边缘与中心的工艺差异越明显。随着设备精度的提升，PLP有望在未来3-5年内成为高性能计算（HPC）和汽车电子领域的重要封装方案。

晶圆系统级封装（SoW）：

迈向“单晶圆即系统”

晶圆系统级封装（SoW,System-on-Wafer）是本届HotChips最引人注目的趋势之一。SoW的概念是将整个计算系统（包括CPU、GPU、内存、I/O等）集成在单一晶圆上，而非传统的多芯片模块（MCM）或系统级封装（SiP）。

谷歌在其新一代TPUIronwood中采用了类似SoW的架构，单个SuperPod节点可容纳9216颗芯片，通过光电路交换机（OCS）实现高带宽互连。同样，AMD的MI350系列AI芯片也采用了2.5D/3DSoW设计，将计算芯片、HBM和I/Odie集成在单一封装内，以优化数据流和能效。

SoW的优势在于：

更高的集成度：减少芯片间互连的寄生效应，提升信号完整性。

更低的功耗：通过晶圆级互连（如台积电的CoWoS或Intel的EMIB）减少数据传输能耗。

更小的尺寸：适用于数据中心、AI超算等对空间和功耗敏感的应用。

然而，SoW也面临巨大挑战，包括热管理、测试复杂性和高昂的制造成本。例如，在3DSoW中，底层的逻辑芯片与上层的存储芯片之间的散热问题尤为突出。Fabric8Labs展示的电化学增材制造（ECAM）散热技术，可能为未来SoW的热管理提供解决方案。

锐杰微3DIS™平台：

国产晶圆级系统封装的引领者

HotChips2025虽然没有单独设立“先进封装”专题，但几乎所有芯片创新都不再局限于单芯片性能优化，而是转向系统集成与晶圆级封装技术的进步。

在晶圆级系统（Wafer-scaleSystem）封装领域，锐杰微科技自主研发的3DIS™先进封装平台代表着中国在超异构集成技术上的重要突破。作为国内少数具备从设计仿真到量产全流程能力的封测方案商，锐杰微在第九届中国系统级封装大会上发布的3DIS™平台，回应了芯片行业对晶上系统封装的核心诉求——通过晶圆级超异构集成突破传统算力架构的带宽与时延瓶颈。

该平台提供的ISoWoS-S™、ISoWoS-LB™和3D-SoWoS™三大工艺路径，不仅实现了硅基中介层与硅桥复合技术的自主可控，更在格点级互联技术上取得了10倍级性能突破，为国产AI芯片提供了自主可控的封装解决方案。

锐杰微的3DIS™平台特别强调对晶上系统关键挑战的攻克，其ISoWoS-LB™技术通过创新的硅桥复合中介层设计，在60μm薄型转接板上实现了200μmTMV（ThroughMoldVia）互连，既保障了高密度布线能力，又优化了散热性能。这种技术路径与HotChips上热议的台积电SoW-X方案异曲同工，但更聚焦国产化产业链需求——例如其展示的“全国产2.5DAI芯片”采用15×13mm²硅中介层，在31×31mm²封装内集成HBM3内存，I/O速率达9.6Gbps，展现了从材料、设备到工艺的完整自主能力。

在晶上系统最棘手的散热和供电问题上，锐杰微通过3D-SoWoS™堆叠架构给出答案：该技术支持4层逻辑+存储芯片的垂直集成，配合自主研发的TIM（ThermalInterfaceMaterial）和Lid散热结构，将热阻控制在行业领先水平。这一创新在锐杰微的“”超大功率MCMChiplet超算芯片”项目中得到验证，其封装尺寸达90×80mm²仍保持低翘曲特性，为国产超算提供了高可靠性的系统级封装方案。

值得关注的是，锐杰微并未止步于硬件工艺突破。公司构建了涵盖设计仿真、信号完整性分析、热力耦合建模的全栈工具链。这种系统级思维使其2D光电合封CPO光引擎芯片实现1.6Tbps带宽的同时，D2D传输距离仍可达25mm，与HotChips上CelestialAI展示的光互连方案形成技术呼应，但更早实现了国产化落地。