摘要：随着半导体技术不断向更小的工艺节点发展，功率传输已成为芯片设计师面临的最严峻挑战之一。传统的正面功率传输网络在应对日益增长的寄生电阻、电压降和布线拥塞方面力不从心，这些问题直接威胁着电路的性能和可靠性。背面集成电压调节器作为一种创新解决方案，正在改变我们对片上

引言

随着半导体技术不断向更小的工艺节点发展，功率传输已成为芯片设计师面临的最严峻挑战之一。传统的正面功率传输网络在应对日益增长的寄生电阻、电压降和布线拥塞方面力不从心，这些问题直接威胁着电路的性能和可靠性。背面集成电压调节器作为一种创新解决方案，正在改变我们对片上功率管理的认知[1]。

01功率传输挑战的深层解析

现代半导体设计面临着日益复杂的功率传输环境。当技术节点缩小到8nm以下时，互连线的寄生电阻接近1kΩ，导致显著的IR压降问题，严重影响信号完整性和可靠性。低功耗设计需要更严格的电源电压裕量，即使微小的电压波动也可能对电路运行造成灾难性影响。传统功率传输方法将功率分配网络放置在晶圆的正面，与信号和时钟网络共享宝贵的布线资源。这种设计造成拥塞问题并限制功率传输的有效性，特别是在单片3D集成电路等先进设计中，集成密度达到极限水平时问题更加突出。

图1：用于IVR评估和片上功率完整性分析的新型BS-PDK和BS-IVR片上集成端到端EDA流程。该综合流程展示了从初始设计探索到最终验证的完整方法学，包含定制背面工艺设计套件和动态IR压降分析能力。

02背面功率传输网络的技术革新

背面功率传输网络代表了半导体设计的范式转变。通过将功率分配从晶圆正面重新定位到背面，设计师能够实现几个关键优势。首先，利用背面金属层促进更强健的功率网络设计，有效缓解静态和动态IR压降热点。其次，这种方法通过完全解耦功率传输和信号布线，显著减少信号和时钟布线拥塞。结果是在整个集成电路范围内改善功率、性能和面积指标。背面方法利用专用的背面金属层，从MB1到MB3层跨越，如综合金属堆叠设计所示。这种分离允许优化功率传输，同时为关键信号路径和时钟分配网络释放宝贵的正面布线资源。

图2：基于3nm技术的完整金属堆叠。该架构显示M1-M6正面金属专用于时钟和信号布线，MBPR用于为标准单元和SRAM供电，MB1-MB3背面金属用于BS-PDN。MB2-MB3层专门被BS-IVR用于布线资源，展示了正面和背面功能之间的清晰分离。

03背面集成电压调节器的技术突破

虽然背面功率传输网络提供了显著优势，传统架构仍然面临由封装级寄生效应和外部组件电压噪声引起的片外IR压降问题。这一限制推动了首个完全集成背面电压调节器的开发，这种方法将有源电压调节直接放置在背面金属堆叠内。背面集成电压调节器利用后端兼容的非晶钨掺杂氧化铟晶体管，在保持与现有制造工艺兼容性的同时实现真正的背面集成。与通常集成在封装或Interposer上的传统基于电感的降压转换器不同，BS-IVR采用开关电容转换器架构，提供减小的占用面积和高效率特性，非常适合片上集成。

图3：IWO器件布局和结构。该图展示了铟钨氧化物晶体管的详细结构，包括独特的前端堆叠：底部金属栅极(BMG)、IWO沟道、用于源漏接触的钯薄膜以及顶部金属栅极(TMG)。布局遵循背面金属排序要求，而2D和3D描述展示了翻转的IWO器件配置。

04背面工艺设计套件的技术创新

实施背面集成电压调节器面临的最大挑战之一是缺乏专门为背面器件设计的成熟电子设计自动化工具和工艺设计套件。为解决这一关键差距，研究人员开发了首个综合背面工艺设计套件，这是一个完整的端到端设计和验证框架，使背面组件的真实建模和集成变为现实。

图4：功能性背面应用设计和验证的BS-PDK流程。该综合流程包括自动化P-Cell生成、原理图设计、布局创建以及完整验证，包括使用Calibre和StarRC等行业标准工具进行设计规则检查(DRC)、布局与原理图对比(LVS)和寄生提取(PEX)。

BS-PDK支持完整的设计生命周期，从定制布局创建到生成布局交换格式文件和后寄生提取网表，确保与商业EDA工具的无缝兼容性。特性化过程包含背面金属寄生效应和IWO晶体管特性的精确建模，使得完全集成到背面架构中时能够对片上电压调节器效应进行强健分析。

05开关电容架构与设计优化

背面集成电压调节器的核心在于其开关电容转换器架构，相比传统基于电感的方法提供了令人信服的优势。该拓扑结构使用电容器而非电感器，实现更高的功率密度和更容易的片上集成，特别是在后端金属堆叠内，其中金属-绝缘体-金属电容器可以得到有效应用。

图5：基于开关电容架构的BS-IVR拓扑。该电路实现2:1电压转换方案，目标理想输出电压为0.7V。设计采用非重叠时钟信号，具有相位关系(φ1为0°，φ2偏移90°)以最小化输出电压纹波，同时利用增强型(IWO-E)和耗尽型(IWO-D)晶体管。

开关电容方法通过精心编排的充放电周期运行，由精确的时序信号控制。非重叠时钟配置最小化输出电压纹波，而开关电容转换器的可重构特性使其能够适应变化的负载需求，使其特别适合异构计算系统。

06通过并行架构实现性能优化

背面集成电压调节器设计的一个关键洞察涉及优化功率密度和效率之间的平衡。最优方法不是实施单个大型电压调节器单元，而是利用多个较小的并行单元与交错时钟信号。这种并行架构减轻了单个调节器单元的高电流负担，同时实现优越的功率密度特性。

图6：背面(底部)和正面(顶部)的全芯片视图。对比显示了优化和基线BS-IVR实现与BS-PDN的集成。优化设计展示了相比基线(351.79μm × 318.79μm)的显著尺寸减小(76.18μm × 186.71μm)，而侧视图说明了正面信号/时钟布线(M1-M6)和背面功率传输(MB1-MB3)与集成BS-IVR单元之间的清晰分离。

优化设计通过并行实施实现了显著成果。通过利用十个较小的BS-IVR单元以交错时钟输入并行运行，系统实现了3.02 W/mm²的功率密度，代表基线单单元设计功率密度的近六倍。每个优化单元保持60%的效率，同时占用显著更少的面积，展示了并行方法在满足性能和集成密度要求方面的有效性。

07实验结果与性能分析

图7：由n=10个交错并行单元组成的优化BS-IVR拓扑。该先进配置显示了多个小型电压调节器单元如何协同工作以处理高电流负载(670mA，持续50ns)，同时保持最佳效率。交错时钟信号减少输出纹波，并行架构相比单个大型单元实现优越的功率密度。与BS-PDN的集成展示了在背面金属堆叠内的实际实施。

使用基于RISC-V的OpenPiton单核处理器进行的综合测试展示了背面集成电压调节器方法的有效性。实验设置包含具有10%开关活动因子的真实动态电流配置文件，为系统在实际运行条件下的性能提供了真实验证。结果显示片上功率完整性的显著改善。与没有集成电压调节的传统背面功率传输网络相比，优化的BS-IVR设计在最坏情况动态VDD压降方面实现了46.6%的减少。这种改善转化为增强的电路可靠性和性能裕量，对于电压容限持续收缩的先进技术节点尤为重要。

08技术发展前景与应用价值背面集成电压调节器的成功展示代表了半导体功率传输方法学的基础性进步。通过将有源电压调节直接嵌入背面金属堆叠，这种方法解决了先进节点设计面临的多个关键挑战：减少片外寄生效应，提高功率传输效率，并在块级别实现细粒度电压控制。综合设计方法学的开发，包括新型背面工艺设计套件和相关的电子设计自动化流程，为这项技术的广泛采用提供了基础。随着半导体设计继续向更激进的技术节点扩展，在芯片背面直接集成复杂功率管理的能力为满足日益严格的功率传输要求提供了可持续的发展路径。这项开创性工作为先进封装应用、单片3D集成和异构计算系统开辟了新的可能性，在这些系统中，高效的局部化功率传输对于实现最佳系统性能变得日益重要。高功率密度、紧凑占用面积和显著IR压降减少的结合使背面集成电压调节器成为下一代半导体设计的变革性技术。实验验证表明，该技术在保持60%目标效率的同时实现了3.02 W/mm²的高功率密度。与无BS-IVR的BS-PDN相比，优化的BS-IVR设计在最坏动态片上VDD压降方面实现了46.60%的减少。这些性能指标证明了该方法在解决现代半导体设计功率完整性挑战方面的实用价值。技术实现过程中，研究人员解决了多项工程挑战，包括BEOL兼容器件的特性化、非晶钨掺杂氧化铟晶体管的建模以及与现有制造工艺的集成。开发的自动化P-Cell生成器和Python基础设计工具为未来利用机器学习等先进算法技术优化IVR模拟设计和目

標‬芯片基准的物理设计之间的关系奠定了基础。

参考文献

[1] Rahman, H. Yang, C. Hao, and S. K. Lim, "Invited: Modeling and Design Methodology for Backside Integration of Voltage Converters," in Proc. 2025 Int. Symp. Physical Design (ISPD), Austin, TX, USA, Mar. 2025, pp. 242-250, doi: 10.1145/3698364.3709128.

来源：卡比獸papa