摘要：随着半导体工艺的发展，芯片工艺提升愈发困难，摩尔定律日趋放缓，而芯粒集成技术促进了多芯片封装的发展，有效地延续了摩尔定律。以 2.5D、3D 集成为主的芯粒异构集成芯片的测试方法与传统 2D 芯片测试有所不同，带来一些新的测试挑战。从当前芯粒测试的挑战分析入手

芯粒测试技术综述

解维坤 蔡志匡 刘小婷 陈龙 张凯虹 王厚军

（电子科技大学自动化学院 中国电子科技集团公司第五十八研究所 南京邮电大学集成电路科学与工程学院 无锡中微腾芯电子有限公司）

摘要：

随着半导体工艺的发展，芯片工艺提升愈发困难，摩尔定律日趋放缓，而芯粒集成技术促进了多芯片封装的发展，有效地延续了摩尔定律。以 2.5D、3D 集成为主的芯粒异构集成芯片的测试方法与传统 2D 芯片测试有所不同，带来一些新的测试挑战。从当前芯粒测试的挑战分析入手，介绍了芯粒互联标准、互联测试和基于不同测试访问标准的可测性设计 （DFT） 方法，着重阐述各方法的优缺点以及相互之间的联系与区别，旨在帮助读者对芯粒测试技术进行系统性了解。

1 引言

随着半导体工艺制程节点的持续演进，晶体管缩小至逼近物理极限，短沟道效应以及量子隧穿效应带来的发热、漏电等问题愈发严重，追求经济效能的“摩尔定律”日趋放缓。先进制程下芯片的研发成本和复杂度大幅提高，先进技术节点片上系统（SoC）的开发难度也大幅增加，带来良率、成本以及开发周期等各方面的挑战[1]，迫使人们寻求性价比更高的技术路线来满足产业界日益增长的对芯片性能的 需求 。而Chiplet（业内称“芯粒”或“小芯片”）异构集成技术促进了多芯片封装的发展，可有效延续摩尔定律。芯粒的原理是将原本一块复杂的 SoC 芯片，从设计时就按照不同的计算单元或功能单元对其进行分解，然后选择最适合的工艺制程制造每个单元，再将这些模块化的裸片通过先进封装技术互联起来，将不同功能、不同工艺制造的芯粒封装成一个 SoC 芯片。该技术有效解决了芯片研发在成本、规模、周期等方面的问题。此外，由于使用 2.5D、3D 等先进封装技术，芯粒实现了片上互联，在集成度、功耗、延时、工作频率等方面也都有惊人的表现[2]。

在芯粒的制造、堆叠、封装过程中，减薄、对准、邦定等操作都可能会给芯粒带来故障和缺陷，因此为了减少良率损失和降低制造成本，需要对每个芯粒进行全面的测试。本文对当前芯粒测试的流程与挑战、芯粒互联标准与互联测试以及芯粒可测性设计（DFT）技术的国内外相关研究情况进行了介绍。

2 芯粒测试流程与测试挑战

在芯粒封装过程中，通常会利用硅通孔（TSV）在堆叠的芯粒之间或在芯粒与中介层之间实现垂直互连，最终组装成系统级的异构集成芯片。虽然 TSV 技术使堆叠芯片实现了更高的集成度、更快的信号传输速率、更低的延迟与功耗以及更高的系统性能，但给测试也带来了一些问题与挑战。

2.1 芯粒系统测试流程

芯粒系统的测试可分为 4 个阶段，依次是邦定前测试、邦定中测试、邦定后测试以及最终测试，芯粒系统测试流程如图 1 所示。

邦定前测试主要是对 TSV 等封装工艺生产过程中的固有缺陷进行检测，如杂质、空隙等，在堆叠前对芯粒进行一次测试，以确保其无故障，因此覆盖率要求高。但在无故障芯粒堆叠的过程中，晶圆打薄、TSV邦定等操作可能会给正在堆叠的 3D 芯片引入新的故障，而“解邦定”技术并不存在，这会造成已经堆叠若干层的良好芯粒被丢弃，因此每堆叠一层芯粒就要对 3D芯片半成品进行一次邦定中测试来提高成品率，主要对 TSV 和逻辑电路进行测试。邦定中测试的故障覆盖率要求相对较低，极端情况下只进行 TSV 测试。重复将通过邦定前测试的芯粒堆叠并对芯片半成品进行邦定中测试以确保其无故障，直到所有芯粒堆叠完成。之后再进行一次邦定后测试和最终测试。邦定后测试是针对完整的芯片结构，故障覆盖率要求高，而最终测试是封装完成后在出厂之前进行的最后一次测试，测试着眼点不在于邦定过程。

2.2 芯粒测试挑战

芯粒异构集成技术的提出带来了一些新的测试挑战，主要体现在以下几个方面。

一是测试端口数量的限制。由于每个集成电路中含有多个芯粒，功能越复杂则 I/O 引脚数量也越庞大，然而大部分 I/O 端口是通过中介层内部的水平互连与其他芯粒连接，连接到外部的 I/O 端口数量是有限的。常用的做法是在集成电路设计阶段预留少量的测试引脚，这些引脚有可能是和其他功能引脚复用的。因此测试人员需要合理、高效地运用有限的测试引脚，将各芯粒的多组测试向量有序输入，再将测试响应按照设计的机制从有限的输出引脚输出。

二是中介层测试的限制。邦定前，为了避免将芯粒集成在存在缺陷的硅中介层，需要对中介层进行水平和垂直互连测试，然而由于晶圆处理和探针卡设计的限制，中介层上、下 2 层无法同时进行测试，导致测试成本和时间增加。并且由于微凸块的高密度特征，很难做到在中介层的顶端对其进行测试。另外互连测试需要将互连线连接在一个环路内，但互连线在邦定前是彼此独立的，因而需要新的方案来完成邦定前中介层的测试。邦定后，可以在测试环路中确定中介层互连和微凸块中的缺陷，但是由于中介层内部 TSV 访问受限，所以很难检测到中介层内部的缺陷（像开路和短路），并且也很难检测由于微凸块变形或缺失导致的故障[3]。

三是高速测试时钟的限制。为了测试中介层中的高密度互连，可以使用特殊的边界扫描单元（IEEE1149.1）将中介层上芯粒的 I/O 引脚串行连接，并可以使用标准化的有限状态机进行控制。但在标准 TAP 控制器中，Capture_DR 和 Update_DR 状态之间的间隔超过一个时钟周期，因此无法用高速测试来检测小延迟缺陷。

四是高密度互连的限制。高密度的互连通常会导致大量的测试数据，然而大量的测试数据通过串行边界扫描链会花费相当长的时间和成本。

五是高功耗的限制。相比于传统的平面 2D 芯片，基于芯粒的 2.5D 和 3D 芯片在工作与测试期间的功耗显著增大，尤其是在高速测试或检测小的延迟故障时测试时钟频率较高，接近甚至超过电路的工作时钟频率，导致功耗增加，因此要缩短测试时间。测试人员需要根据芯粒的分布层次和位置以及已经测试的数据量和电平翻转情况决定如何做串行与并行测试。

另外，由于芯粒基于 3D 模型或 SoC 架构设计，对于 3D 结构，除了所有基本的测试技术问题之外，还有一些独有的测试挑战，主要涉及测试流程、测试内容和测试访问等。

3 芯粒互联标准及测试

芯粒的技术核心在于实现芯粒间的高速互联。如何保障互联封装时芯粒连接工艺的可靠性、普适性，实现芯粒间数据传输的高带宽、低延迟是芯粒技术研发的关键。此外，芯粒间的互联，特别是 2.5D、3D 封装会带来电磁干扰、信号干扰、散热、应力等诸多复杂物理问题，芯粒间互联测试至关重要。

3.1 芯粒互联标准

芯粒能否成为一种新的知识产权（IP）产品和商业模式，关键就在于业界能否达成统一的芯粒互联标准，建立起来一个开放和标准化的芯粒生态。

目前国内外众多的芯片厂商都推出了自己的互联标准，表 1 统计了国内外近几年发布的芯粒互联接口标准。

在当前众多芯粒互联标准中，BoW 和 UCIe 吸引了很多高科技领域头部企业积极参与和投入使用。

BoW 是一种适合芯粒和芯片级封装互联的简单物理接口架构，起初是针对数据中心计算、通信和网络需求的短距离互联解决方案，后来被 OCP 下属的开放特定域架构（ODSA）工作组采纳为用于连接同一封装内近距离裸片互联的接口协议。

UCIe 在很短时间内就引起了业界的广泛关注，其目的在于在芯片封装层面确立互联互通的统一标准，以帮助在整个半导体行业建立一个开放的 Chiplet 生态系统[7]。

目前来看，国外标准中 UCIe 最有希望成为业界统一的互联标准。UCIe 是唯一具有完整裸片间接口堆栈的标准，其他标准都没有为协议栈提供完整裸片间接口的全面规范，大多仅关注在特定层。此外，UCIe 不但支持有机衬底或层压板等传统封装，也可以支持2.5D 和桥接等先进封装，如硅衬底、硅桥或再分配层（RDL）扇出等形式，预计未来还会支持 3D 封装。

然而，国外标准内很难找到实现设计可供参考的技术细节，此外，不少技术会受国外政治势力影响而不能对中国企业开放。如果全盘照搬国外成熟的协议标准，从专利、知识产权等角度，必然需要国内企业缴纳高昂的入门费，也无从建立中国自己的 Chiplet 产业生态。

国内原生态 Chiplet 技术标准《小芯片接口总线技术要求》描述了 CPU、GPU、人工智能芯片、网络处理器和网络交换芯片等应用场景，通过对链路层、适配层、物理层的详细定义，实现芯粒间的互连互通，可采用并行单端互连和串行差分互连，包括 C2M、C2C、C2IO、C2O 等互连方式，兼顾了对 PCIe 等现有协议的支持，并考虑在物理层上兼容 UCIe。其从标准协议到参考设计都是开放的，不但可以使用国际上的先进封装方式，而且可以充分利用国内特有的封装技术。由中国 Chiplet 产业联盟牵头发布的 《芯粒互联接口标准》为 32 Gbit/s 以上带宽的高速串行标准，侧重于针对国产基板及封装供应链体系的优化和适应性，在成本较为敏感、出货量有限、供应链能力偏弱、保供要求较高的诸多下游领域有较大优势。

产业竞争，标准先行。只有建立完善的标准体系，产业上游的芯片设计才有标准可依，下游才能根据需求选用相应标准的芯片，否则上下游衔接就会出现断层、割裂，甚至导致产业体系依赖国外标准。掌握标准制定权的企业则能通过规则和协议的方式控制产业发展导向，牢牢占据市场“蛋糕”最大的份额，能够制订标准的国家可以通过标准制订的方式，进一步规范化市场竞争，并做大产业蛋糕。因此，建立中国 Chiplet 技术标准，是我国不得不做的选择[8]。

3.2 芯粒互联测试

Chiplet 互联标准化将大大促进 Chiplet 开放生态的发展，这意味着生态链中的不同环节 IP、芯片设计、封装设计、设计服务等需要统一和可靠的标准以实现互联，各个芯粒部件和系统整合也需要严格的互操作测试标准，目前，UCIe 等标准初步定义了一致性和调试的初期框架，规范组织也在规划相应的认证体系架构，在此基础上，其测试工作组还需制定专门的测试规范，包括从物理层、适配层、协议层对各子部件进行互操作和一致性测试，通过标准化的一致性测试流程和方法保证芯粒系统互联的可靠性。

芯粒互联测试面临众多的测试挑战。从测试可行性上需要考虑被测部件与 Golden 部件的互操作测试、内建自测试（BIST）、环回测试以及各子芯粒自身的电气及协议一致性测试。从测试方法学上，其面临诸如可测性设计、芯粒封装集成后是否需要进行信号探测等问题，比如一些芯片公司会在芯片验证阶段设计集成封装治具，或者使用探针台进行精密尺寸互联表征和信号参数表征测试等。

芯粒互联测试包括对芯粒设计中协议层、链路层和物理层的测试，其中验证芯粒间连通性的互连测试是芯粒系统功能测试的基础，定位分析电路内部互连的开路、短路、粘连及呆滞故障，在后续功能测试前发现互连故障，排除因互连失效带来的系统功能故障，增强测试的故障定位能力，确保后续测试的顺利实施。同时，互连测试将为芯粒系统带来可观察性、可访问性、可测试性的提高，是芯粒系统进行可测性设计时必须要考虑的关键内容。常用的互连测试方法有边界扫描测试法、逻辑簇测试法、基于环路振荡器的片上测试法等。

3.2.1 边界扫描测试法

IEEE 1149.1 标准设置了外测指令（EXTEST），专门用于实现芯片管脚间的互连网络测试，所以服从IEEE 1149.1 标准的芯片器件都能够实现互连测试。互连测试首先利用 TAPC 配置各器件的状态，然后移入测试矢量，最后移出响应矢量。通过对响应矢量的分析，来确定故障与否以及故障的位置和类型。图 2 是基于 IEEE 1149.1 边界扫描的互连测试示意图，它可以实现 3 种连接的测试：管脚直连，通过导线直接连接的芯片管脚；透明电阻，通过透明电阻相连接的芯片管脚；驱动模式，通过 Buffer 器件实现互连的芯片管脚。

3.2.2 逻辑簇测试法

芯粒 系统 集成 过 程 除 了 选用 支 持 IEEE1149.1/IEEE 1687 标准的边界扫描器件，依旧存在大量的非边界扫描器件。一个典型的 Chiplet 模块内部互连网络模型如图 3 所示，包含 3 个边界扫描裸芯和 2个非边界扫描裸芯。

逻辑簇是对系统上非边界扫描器件的统称，由于这类器件本身不含边界扫描结构，因此不能通过联合测试行动小组（JTAG）测试对它们进行直接测试。逻辑簇测试，就是通过边界扫描链路，对非边界扫描器件进行功能测试的一种测试方法。测试思路是通过边界扫描器件连接成的边界扫描链路实现对板上非边界扫描器件的访问，从而改善电路板的可测性[9]。

逻辑簇测试模型如图 4 所示，Cluster 可以看作一个功能逻辑簇，在它周围有 2 个边界扫描器件 Chip A和 Chip B，边界扫描器件的边界扫描单元及边界扫描链路就是专用于这个逻辑簇测试的访问通路。可以通过 Chip A 与逻辑簇相连的边界单元移入测试矢量，再通过 Chip B 与逻辑簇相连的边界扫描单元移出测试响应。

3.2.3 基于环路振荡器的片上测试法

TSV 可以提供最短的互连路径，是芯粒 3D 集成的重要途径，TSV 测试是芯粒互连测试的重点和难点。HUANG 等采用环路振荡器原理对 TSV 进行片上测试[10]，基本测试原理如图 5 所示。在图 5（a）中，TSV有源端的第 3 段存在高阻缺陷。将连接 TSV 有源端驱动器的传输延迟定义为 τ(A→Y)。通过驱动器对 TSV充电时，位于故障左侧的电容会比位于右侧的电容接收电荷的速度更快，那么从驱动端看，存在高阻缺陷的 TSV 表现为电容降低，而传输延迟 τ(A→Y)将减小。类似地，若 TSV 存在漏电缺陷，由于电流泄漏，节点 Y 的电压增加速度减缓，因而传输延迟 τ(A→Y)增加。基于环路振荡器原理的邦定前单 TSV 测试结构如图 5（b）所示，将此驱动器与 TSV 一同放进环路振荡器中，传输延迟 τ 的增减将由环路振荡器频率的变化反映出来，即振荡频率增加表示 TSV 存在高阻故障，振荡频率减小表示 TSV 存在漏电故障。这种方法不仅能够同时检测高阻故障和漏电故障，同时可以利用频率变化大小表示故障的严重程度，此外，由于采用了全数字的 DFT 电路，其稳定性更强。但这种方法的缺点是测试范围和分辨率都较低。

4 芯粒的可测性设计技术

随着集成电路复杂度的不断提升和特征尺寸的日益缩小，测试费用和难度大幅度提高，需要在电路设计之初就考虑测试问题。本节主要介绍几种测试访问标准的演变历程，并阐述它们之间的联系与差异。

4.1 可测性设计标准

可测性设计技术发展至今，已形成了一系列可测性设计标准。IEEE 1149.1 是最早用于板级 IC 互联测试的标准，随着集成电路不断复杂化，对互操作性和可重用性要求逐渐增强，IEEE 1687 和 IEEE 1500 应运而生，近年来，业界又提出一种针对 2.5D 与 3D 芯片测试的 IEEE 1838 标准访问协议。

（1）IEEE 1149.1———板级测试访问架构[11]20 世纪 80 年代末，由于表面贴装技术的使用，PCB 的密度变高，传统的针床测试不再适用，为提高电路的可测性，JTAG 和 IEEE 标准化委员会提出了边界扫描体系结构及测试访问端口 IEEE 1149.1 标准。该标准主要目的是以非侵入性的方式克服板级探测困难，解决电路板级互联测试问题。

（2）IEEE 1500———标准化嵌入式内核测试[13]IEEE 1500 标准的提出是为了实现内核测试接口标准化，IEEE 1500 标准的一个重要特征就是每个嵌入式内核的 I/O 端口都会插入一个测试壳单元，这样在 IP 级别上进行与测试相关的修改便不会在集成过程中导致设计更改。此外，IEEE 1500 的另一个重要特点是分层测试和 IP 测试的重用。利用边界扫描链可以将功能内核接口隔离，因此可以直接使用针对嵌入式内核的测试向量，而不必关心功能接口。

（3）IEEE 1687———内部 JTAG（iJTAG）标准[14]随着片上集成的嵌入式内核数量增长，嵌入式仪器化的方法更为有效。IEEE 1687 标准使用统一方法来描述芯片内部 IP 块，并将具有特定功能的 IP 块整合到整个设计中，重新对 IP 块进行初始化、编程和编写测试程序。

（4）IEEE 1838———2.5D 和 3D 堆栈测试标准化[15]IEEE 1838 主要是为 3D 芯片的测试提供一种通用的解决方案，该标准定义了芯片级特性，提供了2.5D/3D 堆叠设备的标准化测试端口接口，接口支持即插即用的集成，提供跨多个芯粒的测试访问。IEEE 1149.1 标准最初是通过提供片上逻辑来进行内部互联测试，但它涉及的测试访问端口和 TAP 控制器目前已经变成访问嵌入式芯片的一种通用方法。此外，该标准并没有限制扩展 TAP 指令集来支持新的测试模式。目前，JTAG 的 DR 被广泛用于测试、调试中的时钟 / 重置 / 功率控制位，以及实现扫描转储和各种调试特性。

IEEE 1500 标准的应用场景和 JTAG 类似，但它是一种包装嵌入式内核的方法，因此它能够通过添加一些测试模式来验证内核的功能，并且通过将芯核内嵌在特定的芯片上可以进行内部互联测试。IEEE 1500芯核包装器与 JTAG 的寄存器结构类似，并且包装器也可能包括多种测试模式，但应用于芯核。此外 IEEE1500 标准也未对状态机做出规定。还有一点不同的是，IEEE 1500 标准是通过 DWR 来访问芯核包装器中的功能和设备的，这种方式的主要优点是提高了芯核测试的可移植性。

但在 IEEE 1500 标准应用之初，IP 供应商在交付时，不仅要提供芯核，还要提供 IEEE 1500 包装器以及IEEE 1149.1 状态机，但芯核只是芯片的一部分，如何在芯片中包含多个芯核，并且所有芯核都拥有独立的TAP 控制器和状态机成了一个问题。IEEE 1687 标准含有多个嵌入式 TAP 控制器，从而完美解决了这个问题。此外，IEEE 1149.1 和 IEEE 1500 标准关注如何定义硬件结构，并且包含预设的寄存器结构，IEEE 1687标准不存在强制的寄存器结构，主要关注嵌入式仪器的可扩展性、配置与操作。IEEE 1687 标准的主要应用场景就是通过提供访问嵌入式设备来满足不同的需求，例如测试、调测、功能配置等。

由于 2.5D、3D 芯片很快进入市场，需要 3D-DFT架构来进行邦定前、中、后测试，IEEE 1838 标准提供了一个或多个 2.5D/3D 堆叠设备的标准化测试端口接口，可以在堆栈中传输测试控制与测试信号。

4.2 Chiplet 可测性设计方案

目前业内已经提出了多种不同的 DFT 方案来测试 3D 集成电路。

4.2.1 基于 IEEE 1149.1 或 IEEE 1500 的 3D-DFT架构

MARINISSEN 等在 2010 年提出一种 3D 集成电路的通用测试设计架构[16]。该架构的主要组件是芯片级包装器，可基于 IEEE 1500 或基于 IEEE 1149.1，允许进行邦定前、中、后测试，同时也支持模块化的测试方法，即各种芯粒、嵌入式 IP 核、基于 TSV 的片间互连以及外部 I/O 均可作为独立单元进行测试，具体结构如图 6 所示，图中显示的是由 3 个芯粒构成的堆栈，浅红色显示的是所提出的 3D-DFT 架构，主要特征是：提供串行与并行接口；测试数据从外部 I/O 端口传入、传出 ； 在 所有 非 底 部 芯粒 上 安 装 专 用 探针 垫 ；TestElevator 通过堆栈传播测试信号；分层测试控制机制。堆栈的外部 I/O 由 IEEE 1149.1 边界扫描包裹，此外芯粒内也存在 DFT 结构，例如内部扫描链、测试数据压缩（TDC）、BIST、符合 IEEE 1500 标准的核心包装器和测试访问机制（TAM）。因此，该结构测试的主要原理是通过非底部专用探针垫从外部测试设备获取测试数据来进行邦定前测试，使用设计的 TestElevator 在邦定后测试期间上下驱动测试信号，以及使用程序指令寄存

器（WIR）链来配置测试互连。该方法提供了一个结构化的 DFT 模板，可以满足 3D 芯粒测试访问需求，此外该架构具有可扩展性，适用于所有堆栈高度，并提供用户自定义的测试访问带宽，可以说是未来 DFT 插入和测试扩展的 EDA 工具流标准化和自动化的良好起点。

FKIH 等在 2013 年提出一种基于自动芯粒检测机制的 JTAG 3D 测试架构[17]。自动芯粒检测机制利用2 个检测器来检测是否存在相邻的芯粒 （顶部和底部），因此堆栈中的芯粒位置被完全定义，这允许产生三维 JTAG 复用逻辑的控制信号。将检测器集成到基于 JTAG 的 3D 测试架构中，在邦定后测试中，使用下芯粒检测器驱动 JTAG 输入，并使用上芯粒检测器驱动 JTAG 输出 TDO，从而使 TDI-TDO 链由上连续形成。此时，3D 电路可以与 PCB 板的三维集成电路串联，所有 JTAG 指令可以按顺序执行：每个芯粒的内部测试、外部测试互连；TSV 堆叠裸芯之间的垂直互连和 Pad 连接 3D 电路外部组件。如果需要邦定前测试，可以通过非底部专用探针垫从外部测试设备获取测试数据来进行。

MARINISSEN 等提出的通用 3D-DFT 架构满足三维电路测试要求，但分层 WIR 配置时间较长，特别是邦定中和邦定后测试，改进空间很大。而 FKIH 等提出的自动芯粒检测机制摆脱了经典的三维测试架构的一些限制，特别是传统通过指令寄存器配置多路复用器的步骤，此架构在所有堆叠级别上都可用，该检测机制也能够拓展到基于其他测试访问协议的三维测试体系结构中。

4.2.2 基于 IEEE 1687 的 3D-DFT 架构

FKIH 等在 2014 年提出了一种基于 IEEE 1687 和自动芯粒检测机制[17]的 3D-DFT 架构[18]，并且在无源中介层中得到实现。该架构利用自动芯粒检测机制自动确定另一个芯粒是否堆叠连接，在测试 TSV 和 Pad之间进行切换以建立所需的通信路径，从而完成了芯粒邦定前、邦定中和邦定后的测试。该研究探索了统一（所有芯粒嵌入 JTAG 测试接口）和异构（芯粒有不同的测试访问机制） 的 2 种测试体系结构。具体结构如图 7 所示，统一测试结构要求所有堆叠芯粒都配备作为 测试 访 问 机 制的 JTAG 接口（TDI、TDO、TMS、TCK，可选的 TRST）以构建 3D-DFT 链，以及 TAP 控制器并围绕其构建 IEEE 1687 电路，包括段插入位（SIB）和相关的 TDR。对于异构测试结构，选择一个芯粒管理 2.5D 系统中所有芯粒的测试，该芯粒嵌入了IEEE 1687 基础结构（TAP 控制器、IR 和解码器），而其余芯粒当作具有特定功能的 IP 块，由于 SIB 的存在，芯粒可以实现同时测试或连续测试。由于使用高级测试建模语言（ICL） 和程序描述语言（PDL） 来插入DFT，在减少开发时间的同时也能够轻易地实现 2D到 3D 堆栈的测试重定向。这项工作为各种具有物理约束（例如功率和热问题）的仪器的 3D 测试开辟了道路。

DURUPT 等 在 2016 年 提 出 了 一 种 基 于 IEEE1687 标准的用于测试堆叠在有源中介层上的多芯粒3D-DFT 架构[19]。该架构利用 Chiplet-Footprints 结构，提供了一个在芯片之间的可重构和模块化的 TAP 链。它的硬件与 IEEE 1149.1 兼容，并且使用了 ICL 和PDL，因此也能够轻易地实现 2D 到 3D 堆栈的测试重定向。提出的 3D-DFT 架构基于 2 种访问机制：一是基于 IEEE 1687 分层和可配置的串行连接网络，并由JTAG TAP 端口进行访问；二是压缩逻辑的全扫描网络，在减少引脚的同时也提供了高效的并行全扫描测试。该方案已在一个高复杂度 3D 有源介质层上得到了充分的实现。

YE 等在 2016 年提出的基于 IEEE 1687 标准和高效测试控制器的 3D-DFT 架构[20]如图 8 所示。对于每个堆叠起来的芯粒都要包含 4 个测试组件：①基于IEEE 1687 的扫描路径控制单元；②测试内核的扫描链连接到许多并行菊花链；③TAP 控制器控制并行菊花链和扫描路径控制单元；④2 个顶级复用器（T0 和T1）用来确定测试数据路径，另外底部的裸芯还应包含一个测试访问控制器。该体系结构同时支持邦定前和邦定后的测试，利用 JTAG 探针垫和自动芯粒检测机制[17]控制的 2 个多路复用器（P0 和 P1）在邦定前后切换测试路径，对于邦定后测试，由扫描路径控制单元进行控制的顶级多路复用器 T0 和 T1 控制来自堆芯菊花链的测试数据流。该研究修改 IEEE 1500 包装器以实现高效并行扫描和 TSV 测试，并采用嵌入式TAMC 进行自主、高速测试，只需极少甚至不使用外部测试设备，即可高效灵活地执行 3D-IC 测试，降低测试成本。这种测试架构的优点包括：①促进现场自主测试；②通过 IEEE 1687 结构支持高度灵活的测试调度；③面积开销低；④用于重新配置的测试周期开销非常小；⑤支持邦定前、邦定后和 TSV 测试。

FKIH 等和 YE 等提出的 3D-DFT 架构在 3D 原型实现上证明了它们的可行性，但有源中介层的测试问题没有得到解决；而 DURUPT 等提出的架构和测试流程已经应用于 3D 有源介质层电路原型，并可用于测试 介 质层 active links、passive links 以及 嵌 入 式MBIST。此外，FKIH 等提出的方法主要特点是根据测试阶段自动配置测试路径，该方法更加灵活，可以在不增加区域成本的情况下增强测试并发性；DURUPT等使用 footprint 提供了一种分治策略，设备之间相互隔离且大大缩短了扫描链的长度；YE 等的方法主要优点在于采用嵌入式 TAMC，能够进行自主、高速测试，修改 IEEE 1500 包装器以实现高效并行扫描和TSV 测试，这种方法对外部测试设备的依赖性也较低。

iJTAG 与 JTAG 相比有着显著的优点，尤其是在灵活性和重定向方面。关于灵活性，在 IEEE 1687 中，可以通过扫描链上的 SIB 来动态配置在 TDI 和 TDO之间连接的 TDR，但对于 JTAG，必须在芯粒的设计阶段选择实现测试并发的指令。此外，使用 JTAG 就必须在设计时选择同时测试的 IP 集，之后不能修改，而使用 iJTAG，可以动态更改这些集合。关于重定向，IEEE1687 利用 ICL 和 PDL 可以轻松地将目标从 2D（芯片级）重定向到 3D（堆栈级），但由于缺乏 JTAG 的流程和高级语言，使用经典 JTAG 测试标准很难做到这一点。

4.2.3 基于 IEEE 1838 的 3D-DFT 架构

CUI 等在 2021 年提出了一种基于 IEEE 1838 芯片包装寄存器（DWR）和 BIST 电路的 3D-IC 互连接口测试和修复方案[21]。其原理是通过 BIST 电路自动对互连接口的故障位置进行定位，接着内置自修复（BISR）电路自动完成修复。此外，DWR 结构支持自动测试向量生成（ATPG），可以测试互连接口周围的组合电路，补充了 BIST 测试的盲点，确保了测试的高覆盖率，并提出了修复数据压缩技术，减少了存储空间需求。

5 结束语

芯粒异构集成技术促进了多芯片封装的发展，解决了芯片研发在成本、规模、周期等方面的问题，有效地延续了摩尔定律。在芯粒的制造、堆叠过程中，需要对每个芯粒进行邦定前、邦定中、邦定后以及最终测试等全面测试。

芯粒的技术核心在于实现芯粒间的高速互联。目前各互联标准组织尚未标准化一致性测试流程和方法。针对芯粒电气物理层连通性的互连测试，目前可以采取边界扫描测试、逻辑簇测试、基于环路振荡器的片上测试等方法进行。

芯粒异构集成系统普遍采用 2.5D、3D 封装集成，测试难度大幅度提高，需要在电路设计初始就考虑测试问题，进行可测性设计。传统的 IEEE 1149.1、IEEE1500 等可测性设计标准已满足不了芯粒系统的测试需求，需要开展 3D-DFT 架构与测试方法研究。可以考虑利用 IEEE 1687 标准提供的 ICL 和 PDL 实现测试重定向功能，利用 IEEE 1838 标准提供的 2.5D/3D 堆叠设备的标准化测试端口接口和跨多个芯粒的测试访问机制建立相应的 3D-DFT 架构进行测试。

总之，目前在集成电路先进制程受限的背景下，芯粒技术将是中国集成电路发展的重大机遇，急需开展相关测试技术的研究，本文介绍了芯粒测试难点与挑战，描述了互联标准发展情况，说明了建立中国芯粒技术标准的重要性，分析了目前业内推出的一些芯粒测试方法的优缺点以及各方法间的联系与区别，希望帮助研究人员开拓思路。

来源：半导体封装工程师之家一点号