基于硅帽键合技术的SAW圆片级封装工艺研究

摘要：研究了一种基于硅帽键合技术的声表面波（SAW）滤波器圆片级封装工艺，以满足高频通信系统对封装气密性、机械强度及散热性能的严苛要求。通过优化TSV孔的深硅刻蚀工艺和LT层刻蚀工艺，结合低温PECVD沉积的SiO2钝化层，实现了高气密性、高散热性及高可靠性的封装结

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（中国电子科技集团公司第二十六研究所厦门云天半导体科技有限公司）

摘要：

研究了一种基于硅帽键合技术的声表面波（SAW）滤波器圆片级封装工艺，以满足高频通信系统对封装气密性、机械强度及散热性能的严苛要求。通过优化TSV孔的深硅刻蚀工艺和LT层刻蚀工艺，结合低温PECVD沉积的SiO2钝化层，实现了高气密性、高散热性及高可靠性的封装结构。经可靠性测试表明，与传统聚酰亚胺圆片级封装（WLP）相比，硅帽键合WLP在uHAST后频偏量仅为2M-2.5M（B40频段），优于传统封装的5M-6M。该工艺为高性能SAW滤波器的晶圆级封装提供了可靠的技术支持。

0引言

声表面波（SAW）滤波器是一种基于压电效应的射频和微波滤波器，其利用声表面波在压电材料表面传播时的物理特性来实现特定频段信号的选择性过滤，具有小型化、低功耗、高性能等优势，在现代通信设备中占据重要地位。随着5G通信的广泛部署，SAW滤波器已成为高频通信系统中不可或缺的核心器件。但是，工作环境（如高耐受功率、高温或潮湿等严苛的环境条件）对器件的封装提出了严苛要求，需要封装后的滤波器保持气密或准气密，防止外部湿气、灰尘或其他污染物侵入，同时还需要在温度变化、机械振动等条件下维持稳定的性能。因此，SAW滤波器封装的可靠性是RF前端无源器件的主要关注点。

随着现代电子设备向小型化、轻量化和高集成度方向发展，晶圆级封装（WLP）已成为声表面波滤波器的优选封装方式。WLP中，在压电晶体（如钽酸锂）的顶部形成一层或两层有机或无机材料，以便在芯片的有源区上方形成空腔，从而保护SAW器件结构免受潜在损害（如灰尘或腐蚀）。目前主流技术采用光敏型聚酰亚胺作为WLP的密封材料［1］，通过覆膜、压合的方式将其贴附在芯片表面，并使用标准光刻工艺（曝光、烘烤、显影）进行图案加工。其最大的优势在于工艺路线简单、成本低，但是PI膜形成的空腔结构易塌陷或薄膜破裂，存在气密性低、散热不够等问题，导致滤波器易在潮湿环境下吸潮，出现频偏及功率耐受能力不足等问题。

本文重点研究了声表面波滤波器的圆片级封装技术，旨在通过硅帽键合工艺实现高可靠性、高性能的封装。

1基于硅帽键合技术的滤波器WLP结构

在WLP中，不同的封装材料（如环氧树脂及有机聚合物）因其对水分的渗透率不同，故而影响器件的寿命。图1为不同封装材质的渗透率［2］。

由图1可见，采用硅或者玻璃替代聚酰亚胺作为封装材料时，气密性得到明显提升，且器件的机械强度有所提高。

基于硅帽键合工艺的WLP技术是一种通过硅帽与基底之间的物理和化学结合来实现封装的方法，其典型的封装结构如图2所示。

在声表面波滤波器的封装中，硅帽键合工艺具有以下优势：

1）高气密性。通过金属键合实现了近乎理想状态的气密封装，防止水汽、灰尘等外界因素的侵入。

2）机械保护。硅帽为滤波器的敏感表面提供了坚固的机械保护，能够承受振动、冲击等机械应力。

3）高散热性。硅材料的热导率高，有助于封装中热量的有效散发，减少器件的温度梯度，提升功率耐受能力。

4）高频兼容性。硅帽的设计优化了射频性能，如减少信号反射和损耗，确保了高频信号的完整性。

2工艺设计

2.1工艺流程及工艺方案设计

传统的技术方案是在硅帽上进行TSV工艺来构建导体通路（见图2），其不利于散热。因此，本文在滤波器衬底上采用TSV工艺来构建垂直信号通路。相较于以往的封装技术，该结构不仅缩短了信号的传输路径，减小了电阻，降低了发热量，而且该高深宽比的垂直结构减少了互连结构在芯片上的面积，在相同面积下形成的堆叠结构具有更高的性能和更多的功能。

图3为工艺流程图。具体步骤如下：

1）滤波器晶圆及硅帽晶圆加工（见图3（a）-（b））。在清洗后的POI和硅片上分别加工带有密封环金属的滤波器晶圆和硅帽晶圆。关于密封环材料的选择，密封环过厚的金属层会导致锡溶液从边缘溢出到芯片区域，进而造成短路；而过薄的锡层则会导致润湿性差，影响键合强度。因此，滤波器晶圆上采用Ti/Au，设置Au层厚度为1.5~2.0μm；硅帽晶圆上采用Cu/Ni/Sn，设置Sn层厚度为5μm。镍层有两个主要作用：首先可以防止低温锡（Sn）和铜（Cu）在存储过程以及加热过程中快速扩散；其次，薄的缓冲层在焊接反应开始时会溶解到锡中，焊料材料与铜之间开始发生扩散，最终所有的焊料都转化为金属间化合物（IMC）。

2）晶圆键合及减薄（见图3（c））。通过位于芯片边缘区域的金-锡（Au-Sn）焊接环连接，使用晶圆键合机焊接。采用金-锡晶圆键合的原因在于其不仅能提供更小的尺寸，而且能够提供更高的密封性能。通过金-锡瞬态液相（TLP）键合技术，在温度280℃及一定的键合力下可以实现与硅盖晶圆的高强度粘接［3］。

3）TSV孔的刻蚀及隔离（见图3（d））。由于采用POI材料作为滤波器的衬底，故TSV孔的刻蚀包括深硅刻蚀、LT刻蚀和TSV孔侧壁的钝化隔离。

4）TSV孔的金属化（见图3（e））。通过物理气相沉积（PVD）工艺和电镀工艺填充铜（Cu）进入TSV孔，实现了电气连通。

5）由图3（f）（-g）可见，通过模板印刷工艺将焊料球置于Cu柱上并进行回流形成焊球。最后将晶圆减薄后切割成独立的芯片。

2.2关键工艺

上述工艺制程中，TSV孔的刻蚀及隔离相对关键，主要有两方面的原因：

1）深硅刻蚀基于Bosch工艺，而由于Bosch工艺的周期性，孔的侧壁会形成扇贝或波状的轮廓，导致侧壁在钝化过程中覆盖性不够，进而可能造成孔间电泄漏，所以需要对深硅刻蚀工艺以及侧壁钝化工艺进行研究及优化。

2）基于POI材料进行产品开发。不同于常规的TSV深硅刻蚀，其需要在完成硅的深孔刻蚀后，进一步对LT层进行刻蚀。

TSV孔的深硅刻蚀使用SF6、C4F8和Ar，通过调节刻蚀气体SF6及钝化气体C4F8的占比进行工艺优化，以减小侧壁粗糙度［4］。

图4为不同C4F8流量占比（体积分数比）的侧壁粗糙度。由图可见，当C4F8的体积分数比为40%时（腔室压力15mTorr（1Torr=133.322Pa），刻蚀温度20℃，RF功率300W），刻蚀速率约为5μm/min，侧壁粗糙度100μm，陡直度为90°±0.5°。

TSV孔底部的LT层刻蚀［5］使用CF4、CHF3和Ar。通过调节干法刻蚀的射频功率、腔室气压、气体流量等工艺参数，研究了不同工艺条件对光刻胶选择比和LT刻蚀速率的影响，如图6所示。

由图6可见，当CHF3占比为20%时（腔室压力10mTorr，刻蚀温度18℃、RF功率2kW，BIAS功率800W），LT钽酸锂刻蚀速率约为95nm/min，此时光刻胶选择比约为0.6∶1。

完成LT刻蚀的TSV孔扫描电子显微镜（SEM）照片如图7所示。图7（a）为TSV孔的整体剖面形貌图（图中TSV孔的倾斜是由制样问题导致）。图7（b）为孔底LT层刻蚀位置的局部放大图，LT刻蚀深度约为585nm，刻蚀角度为86.6°。

完成TSV孔刻蚀后，需要开展TSV孔的侧壁钝化。这是因为TSV后续工步需要填充铜金属作为导体，而此类金属在高温下易向硅基底扩散，进而形成寄生电容或漏电流通路，影响电路性能。侧壁钝化层为金属和硅之间提供绝缘，确保电信号的完整性。

为了避免高温等工艺所导致的滤波器wafer频偏，采用250℃低温PECVD工艺沉积SiO2作为侧壁钝化层。考虑滤波器的应用场景，通常设置侧壁钝化层厚度>100nm［6-7］。

由于最终需要将孔底的SiO2层刻蚀掉，因此应尽量提高侧壁与底部的SiO2层覆盖比。本结构的TSV孔孔径为60μm、孔深为100μm，通过工艺优化，侧壁钝化的SiO2层在TSV孔顶部厚度约850nm，侧壁厚度约为200nm、底部厚度约为110nm；侧壁与底部的覆盖比接近2∶1。图8为侧壁钝化后的TSV孔SEM图。刻蚀完成的芯片及最终完成封装后的器件实物如图9所示。