摘要：随着摩尔定律逐渐接近极限，ChIPlet、3D IC以及AI被认为是未来提升芯片性能的关键技术。但目前，这些技术的发展还面临着一些技术难点和挑战。《Semiconductor Engineering》与Ansys院士Bill Mullen、西门子EDA产品管理
（本文编译自Semiconductor Engineering）
随着摩尔定律逐渐接近极限，ChIPlet、3D IC以及AI被认为是未来提升芯片性能的关键技术。但目前，这些技术的发展还面临着一些技术难点和挑战。《Semiconductor Engineering》与Ansys院士Bill Mullen、西门子EDA产品管理高级总监John Ferguson、是德科技新市场与战略计划高级总监Chris Mueth、Cadence高级工程事业部总监Albert Zeng，以及新思科技高级总监兼AI产品管理负责人Anand Thiruvengadam就Chiplet以及向3D-IC转型所面临的挑战进行了探讨。
SE：领先的芯片制造商在二维缩放方面的选择已所剩无几。我们开始在超大规模数据中心中看到多芯片组件和芯粒的应用，这种趋势还将持续。现在的挑战是如何让半导体生态系统的其他领域跟上这一进程。那么我们该如何实现这一目标？Mueth：标准就变得非常重要。集成电路设计有一套成熟的方法论，在过去几十年里，我们这个行业也因此变得非常高效。我们有IP提供商和标准，来简化层级结构处理。有多家企业参与其中，因此不必所有环节都自行开发。此外，还有“芯粒经济”（chiplet economy）的概念，即不再由Arm提供用于SoC的内核，一些供应商会提供芯粒，其他厂商再将其集成到3D IC系统中。这一领域机遇众多，但也面临许多新挑战。我们将拭目以待，随着标准的制定和企业间合作的推进，这种情况将如何发展。
Ferguson：在性能和集成度驱动的场景中，我们已经在应用芯粒技术。但必须权衡成本，因为芯粒并不便宜。在需要高数据速率、高带宽，或高度集成的组件的场景中，芯粒很有意义，这类应用已在现实中落地。但我们需要更多这样的用例。那么，如何才能推动芯粒技术的普遍应用？目前，业界的瓶颈在于如何整合工艺和封装技术来实现这一点，以及如何测试这些极其复杂的芯粒。由于无法探测芯粒内部的所有位置，测试难度极大，因此需要为此开发新的测试方法。标准的价值在于避免重复造轮子。尽管芯粒通常属于定制化产品，但若有标准可循（例如测试行业正在遵循某种标准），企业就无需自行从头开发，而是可以共享技术开发的成本和工具负担。
SE：我们讨论芯粒已经很久了，但即便对于那些自主开发芯粒的公司来说，将它们整合起来依然困难重重，对吗？Ferguson：确实如此，这正是问题的关键所在。如何将这些拆分的芯片以可靠的方式组装在一起，确保良率合理且满足设计目标？这远不如我们早已熟知并习惯的传统二维平面设计流程那么简单。虽然许多步骤类似，但由于需要整合所有不同的芯片和工艺，实际操作中步骤会成倍增加，成本也会更高。这不再是仅靠一个PDK（工艺设计套件）和配套工艺技术就能解决的问题。由于供应商不同，你需要从多个渠道获取资源，这本身就伴随着巨大风险。企业不会轻易涉足，而是会等待真正适配的技术出现，只有当这项技术能带来足够利润时，才值得承担相应的风险和成本。
Thiruvengadam：这正是整个生态系统对人工智能产生需求的核心驱动力。例如，在芯粒集成领域，诸多复杂性严重影响了生产效率。我们看到，传统缩放技术与行业所需的货币化能力之间的差距正在不断扩大，而如何弥合这一差距已对生产效率和市场产生了巨大影响，这正是人工智能的用武之地。我们的许多客户正面临生产效率挑战，他们需要人工智能驱动的解决方案来填补这一差距。
Zeng：在生态系统方面，我们需要堆叠技术标准。一个巨大的挑战是如何确保所有凸点和信号精准对齐。台积电与3Dblox合作制定了一个标准，以最大限度减少熵值。这是一个很好的方向。设计芯粒时，企业可以自行签核。但当将它们整合时，就需要提供能够在 3D-IC 层面进行仿真的模型，必须能够描述芯片的功耗、热效应、翘曲和应力。这是整合的必要条件。如果只提供GDS，又如何让其他企业整合如此复杂的系统并进行分析呢？
Mullen：在此基础上，不能仅移交GDS（通用数据结构）文件，因为它通常来自多家供应商。例如，HBM供应商需要将内存芯片的模型交给GPU供应商，且双方必须确保芯片能够协同工作。因此，IP保护变得非常重要。我们需要高效的多物理场模型，这些模型既要协同工作，又要保护生态系统中不同企业的IP。
Mueth：这需要并行工程的支持。如果产品设计注重性能，就需要将制造和材料科学纳入设计流程得前期阶段，以便在热应力、机械应力和组装方式等方面进行权衡。这迫切需要一个能够整合所有要素的平台。
SE：虽然标准肯定会有所帮助，但几乎所有使用芯粒的设计，甚至一些先进的封装技术，都是一次性定制化的方案。标准在其中如何发挥作用？Ferguson：这是挑战的一部分。目前行业最大的标准是电子表格。某种程度上，每家企业都必须创建自己的电子表格。我们试图做的是整合一些平台，帮助企业捕获信息并尽可能地进行汇总，但仍需要人工工程的介入。
Mueth：部分共性可能存在于工艺本身。因此，应用场景或应用类别可能各不相同，但总体仍以定制化为主。不过，如果能制定一套封装工艺的通用 “方案” 并推广，这部分内容可能在不同应用中实现复用。
SE：几家领先的晶圆厂提出了这样的想法：通过有限数量的预测试选项来实现先进封装，因为他们知道这些组件能够协同工作。这种模式可行吗？Mullen：我们需要做的远不止这些，而且行业也正朝着这个方向努力目前已有UCIe和Bunch of Wires等标准，同时还有许多协议标准正在开发中。我认为业界正尝试制定通用的凸点间距（bump pitch）或混合键合间距（hybrid bond pitch）。虽然这些仍处于早期阶段，但随着多供应商芯粒集成需求的推进，相关标准将加速落地。
Ferguson：部分晶圆厂的探索更为深入。他们表示：“告诉我们你想连接什么，我们会负责确定组件位置和连接方式。”不过代工厂做出这些决策需要时间。好处是如果出现问题，责任不在客户；但这确实会浪费时间，也让人质疑他们如何做出这些决策，设计团队是否本可以通过某些方式提升余量？毕竟客户无法知晓“香肠是如何制成的”。
SE：这与标准IP相比如何？
Zeng：对于IP而言，有标准的描述方法。它在EDA生态系统中存在已久，人们已经用它来进行多次流片。对于芯粒，挑战之一是需要考虑多物理场效应。这与单片设计中的传统IP方法截然不同。设计中必须考虑温度梯度的影响、电压引起的翘曲效应等。我们确实需要一个建模标准。许多供应商已有为自己的设计生成模型的工具，但缺乏可在所有工具中互换并验证的通用模型。
Thiruvengadam：我同意。另一个方面是设计集成能力。我们需要一个能够整合不同抽象概念的单一平台解决方案。无论面向哪家客户或供应商，这是另一项重要的技术需求。还需要拥有更高维度的视角，以便真正整合不同公司的芯粒。可以将其视为一个总体平台。
SE：随着我们进入芯粒时代，关于3D IC的讨论也开始变得更加深入。在前沿技术领域，我们听到相关话题已有大约十年时间。OSAT、代工厂和EDA工具厂商都将其视为功耗和性能的下一个重大突破，也是实现功耗和性能数量级提升的唯一途径。但现在必须处理散热、验证和整体设计流程方面等问题。我们先关注散热问题。如何为这些设备降温？Mullen：没有单一的解决方案。整个行业正在研究微流体、液体冷却、两相冷却和浸入式冷却等技术，同时也在研究金刚石材料的应用。这些系统需要散发出大量热量，它们可能在极小的区域内产生数千瓦的功率密度。因此，需要综合多种元素来解决散热问题，数据中心也因此在发生变革。要将3D IC付诸实践，需要解决许多不同方面的问题。
Ferguson：这还包括玻璃、陶瓷等新材料的应用，以及其他保温或散热的方法。
Mueth：这是一个制造材料科学问题，例如需要整合热界面材料。此外，还可以通过调节电压、时钟频率和操作，以帮助管理热量。但归根结底，这一切都与散热有关，而这并非易事。
Zeng：要解决散热问题，需要从两个方面着手。一是从设计角度。传统上，芯片设计师并不关心散热问题。他们只会设计好芯片，然后交给系统级设计师，希望他们能从封装或散热器的角度解决散热问题。我曾去过一家组装H400系统的工厂，看到他们使用的散热器非常高。这种方案在未来行不通。我们需要在系统设计之初就开始考虑散热问题。“这个布局真的有利于散热吗？”设计师需要从一开始就进行散热分析。其次，在系统层面，我们看到了其他创新方法，包括直接冷却、冷却板和两相浸没式冷却。我曾接触过一家初创公司，他们在设计芯片时采用直接冷却技术，在芯片内放置多个不同的内核，并根据芯片发热分布图，直接向可能产生热点的区域注入液体。这种将芯片设计、冷却方案和物理设计相结合的方法非常具有创新性。
来源：王树一一点号
