TSV太贵了，制造3D芯片，新办法

摘要：对电子元件三维 (3D) 集成的需求正在稳步增长。尽管存在巨大的加工挑战，硅通孔 (TSV) 技术仍是集成 3D 格式单晶器件元件的唯一可行方法。尽管单片 3D (M3D：monolithic 3D) 集成方案前景光明，但尚未证明无需中间晶圆即可无缝连接单晶

对电子元件三维 (3D) 集成的需求正在稳步增长。尽管存在巨大的加工挑战，硅通孔 (TSV) 技术仍是集成 3D 格式单晶器件元件的唯一可行方法。尽管单片 3D (M3D：monolithic 3D) 集成方案前景光明，但尚未证明无需中间晶圆即可无缝连接单晶半导体。这一挑战源于在低温下完成后端生产线工艺后，在非晶或多晶表面上生长单晶以保护底层电路的固有困难。

因此，基于生长的单晶 M3D 实用解决方案仍然未知。这里我们介绍了一种在非晶态和多晶态表面上生长单晶沟道材料（具体由过渡金属二硫属化物组成）的方法，生长温度低到足以保护底层电子元件。基于这项开发的技术，我们展示了垂直单晶逻辑晶体管阵列的无缝单片集成。这一成就促成了前所未有的垂直互补金属氧化物半导体 (CMOS) 阵列的开发，该阵列由生长的单晶通道组成。

最终，这一成就为以单晶形式进行各种电子硬件的 M3D 集成提供了机会。

3D芯片，渐成主流

由于当前纳米级器件的缩放限制，三维 (3D) 电子器件的集成已成为现代电子工业的一个重要方面。此外，垂直排列芯片可以显著减少集成电路中的电阻电容 (RC) 延迟，从而降低功耗并提高片上系统设计中数据交换的效率。此外，片上系统组件可以更灵活地容纳在更小的占用空间内。通过单片 3D (M3D) 集成可以实现在电子设备之间建立连接的最简洁、最有效的方法。在这种方法中，最上面的单晶器件无需厚晶圆即可互连。

然而，需要注意的是，要获得性能极高的单晶器件，使用单晶晶圆是必不可少的。因此，传统的 3D 集成技术通常保留硅晶圆并使用硅通孔 (TSV) 方法，其中在晶圆上钻出微米级的孔，然后键合经过 TSV 处理的晶圆。不过，这种 TSV 技术存在一些挑战，例如昂贵的钻孔工艺、芯片错位以及用 TSV 交换宝贵的芯片空间。可是，到目前为止，TSV 是连接单晶器件的唯一可行方法，因为在非晶后端 (BEOL) 层上直接外延生长单晶器件是不可能的。因此，尽管通过直接生长实现单晶器件单片集成的潜力具有巨大的潜在影响，但尚未得到证实。

作为一种替代方法，可以从晶圆上分离单晶通道并将其转移到成品芯片上，以实现无晶圆 M3D 集成。LETI 开发的 CoolCube 技术是这一概念的一个显著证明，其中绝缘体上硅 (SOI) 结构被转移到 BEOL 成品晶圆上，然后完全集成逻辑电路。然而，值得注意的是，这种方法仍然需要晶圆键合步骤。此外，在制造场效应晶体管 (FET) 期间激活源漏区通常需要高于 600°C 的温度。这种高温工艺会严重损坏底层电路，因此必须将工艺温度保持在 400°C 以下以保持集成组件的完整性。

另一种潜在方法是将已在高温下完全集成的器件在室温下转移到供体晶圆上。然而，这种方法提出了将纳米级器件精确对准底层电路的问题，这可能是一项复杂而精确的任务。最终，理想的解决方案是在低于 400°C 的温度下在非晶 BEOL 层上直接生长单晶通道材料，然后进行器件集成。然而，人们认识到这样的任务实际上是不可能实现的。

我们的3D制造方法

在这里，我们展示了在涂有非晶氧化物层的硅晶片上以 385°C 的温度生长单晶沟道材料的过程。该技术实现了基于生长的单晶通道材料的 M3D 集成。为了展示我们的无缝单晶 M3D，我们通过生长将 n 型单晶 FET 阵列集成在 p 型单晶 FET 阵列之上。

我们采用二维 (2D) 过渡金属二硫属化物 (TMD) 作为沟道材料，原因如下：(1) 它被认为是先进节点晶体管中非常有前途的硅替代品，主要是因为它有效地减轻了纳米级性能下降；(2) 所有在低于 400°C 的温度下发生的后生长制造工艺都证明了其在 M3D 集成方面具有强大的潜力；(3) 生长过程中的几何限制有可能促进单晶 TMD 在非晶表面的形成。

我们的研究采用受限选择性生长（confined selective growth），通过促进单次成核（single nucleation）事件，实现在受限区域内形成单晶 TMD。我们利用这些受限沟槽的边缘和角落作为异质成核位点，成功地在低于 400°C 的非晶绝缘层上生长单晶 MoS2 和 WSe2。

与典型的 TMD 生长温度（700°C 至 900°C）相比，我们的成核策略（nucleation strategy）可前所未有地将外延温度降低约 50%，为实现基于生长的单晶 M3D 提供了机会。通过充分利用我们的生长技术，我们展示了前所未有的基于 TMD 的单晶垂直 CMOS，也称为互补 FET (CFET) 或 3D 堆叠 FET (3DS FET)，通过在基于 WSe2 的 pMOS 顶部成功生长单晶 MoS2 n 型沟道而不会造成损坏。

我们强调，单晶阵列允许制造的垂直 CMOS 阵列的性能变化很小（垂直 CMOS 内的 pMOS 和 nMOS 晶体管的 Ion/Wch 分别为 16.95% 和 12.86%）。我们在成品电路顶部无损生长单晶器件的演示为未来真正的无晶圆垂直 M3D 电子和光子集成提供了机会。

图 1a–d 显示了构建 3D 集成硬件的进展。图 1a 显示了传统的基于 TSV 的 3D 集成的示意图，这导致互连距离的改进有限。因此，研究人员对 M3D 创建细粒度互连越来越感兴趣。

到目前为止，基于单晶的 M3D 硬件仅通过将单晶 Si 从 SOI 转移到成品集成电路 (IC) 上来演示，如图 1b 所示。然而，一个显著的挑战在于高掺杂激活温度，这有损坏底层 IC 的风险。

最近，基于 TMD 的 M3D 硬件已成为一种有前途的替代方案。TMD 可以在较低的温度下生长，从而保持底层电子器件电路的性能。因此，人们已经做出大量努力来降低 TMD 的生长温度。人们已经探索了一些技术，例如在较高温度下分解生长前体，同时保持较低的生长区，或使用表面活性剂延长吸附原子的扩散长度15-18。通常，在如此低的温度下会发生分子的物理吸附，导致多晶薄膜中的 TMD 晶粒较小，其电子特性远非理想。因此，关键是获得具有较大晶粒尺寸的 TMD 薄膜，理想情况下在低温下形成单个畴（ single domain）。

研究人员并没有过多关注促进成核的策略，尽管成核是启动生长过程的最关键因素。在我们的工作中，我们尝试通过鼓励在受限沟槽几何形状的边缘或角落进行异质成核来促进低温成核，如图 2a 所示。我们使用 SiO2 选择性生长掩模在非晶态 a-HfO2 表面上生长 TMD，并在 SiO2 掩模的边缘和角落处引导成核作为异质成核的位点（请注意，这种非晶态 SiO2 不会为 TMD 提供任何外延种子）。

因此，即使在通常不允许在平坦表面上进行成核化学吸附的低温下，异质成核仍然可以发生，从而实现 TMD 的合成。同时，我们精心设计了选择性生长沟槽的分布和尺寸，以确保在单个沟槽处形成单个核。沟槽尺寸保持足够小，以在发生第二次成核事件之前完成 TMD 的横向生长，从而在 a-HfO2 涂层 Si 晶片上形成单域 TMD。因此，可以在低于 400°C 的温度下在硅晶片上生长介电层上的晶片级单晶 TMD。这使得前所未有的单晶电路能够通过直接生长垂直集成，从而实现单晶逻辑电路直接在逻辑或存储器芯片上的无缝 M3D。

因此，这允许摩尔定律的延续和高带宽存储器的垂直集成，尽管未来必须开发一种适合这种 M3D 的新冷却方案。这些要点也在补充表 1 中进行了总结。

根据经典成核理论（nucleation theory），当生长温度足够高，超过均相成核（homogeneous nucleation）所需的活化能时，成核可以均匀地发生在整个表面。然而，在较低的温度下，由于无法提供足够的能量来克服均相成核的活化能垒（activation barrier for homogeneous nucleation），成核事件受到动力学的限制。这导致在边缘或角落处倾向于异相成核。

此外，我们的密度泛函理论 (DFT：density functional theory) 计算表明，高温下 HfO2 的非晶态-晶体转变进一步引起了 HfO2 上结合能的对比，如我们的高分辨率透射电子显微镜 (HRTEM) 分析所示（扩展数据图 1）。计算表明，TMD 在非晶态 a-HfO2 上的结合明显弱于在晶体 c-HfO2 上的结合（扩展数据图 2a）。

因此，在低温下进一步刺激了SiO2边缘的成核，导致边缘结合能增加35%（扩展数据图2b-d）。描述了结合能的详细计算方法（详情见补充说明和补充图1-4）。图2b、c、f、g显示了WSe2成核趋势的实验结果，统计分析表明平面HfO2表面的占有率逐渐变化，从700°C时的72.8%降至485°C时的28%（扩展数据图3），最后核在385°C时完全占据沟槽边缘（图2d、h）。

相比之下，非图案化区域不表现出成核，因此不形成任何薄膜（扩展数据图 4）。应该注意的是，每个沟槽都有一个核，统计时重叠了 125 个沟槽，并且每个温度（700°C、485°C 和 385°C）下的沟槽尺寸（700 nm、500 nm 和 200 nm）对于单晶 TMD 的生长是不同的。可以以相同的比例观察到沟槽尺寸随生长温度的变化（扩展数据图 5）。

在生产受限单畴（confined single-domain） WSe2 时，由于沟槽尺寸足够小，可以在二次成核发生之前的很短时间内完成横向 TMD 生长。此外，在填充完美的单层域（perfect monolayer domain ）之后，在发生二次成核之前有足够的孵化时间，从而实现均匀的受限生长。虽然我们使用 SEM 确认在单个沟槽中形成单个核意味着我们得到的单层的单晶性，但我们在完成生长后进一步证实了我们的 TMD 的单晶性。通过在生长后选择性氧化 TMD，我们试图确定晶粒边界的存在。

如扩展数据图 6 所示，在相对较大的沟槽上生长的多晶 TMD 出现了晶粒边界和二次成核，而在小沟槽上生长的单晶 TMD 上看不到这样的痕迹。此外，在 385°C 下生长的 WSe2 的 HRTEM 图像显示出优异的结晶性（扩展数据图 7）。

值得注意的是，高达 385°C 时，光致发光 (PL) 光谱的全宽保持在半峰约 50 meV 处，峰值位置没有任何偏移（图 2i）。拉曼光谱在 385°C 时也保持稳定（图 2j）。该结果与我们对器件性能的表征一致（图 2k 和补充表 2）。我们观察到使用我们在 485°C 下生长的单晶 WSe2 制造的 FET 的每沟道宽度导通电流 (Ion/Wch) 保持不变，而在 385°C 下生长的 WSe2略有退化（约 13.8%）。

相比之下，MoS2 的性能在高达 385°C 的温度下仍能保持良好（补充图 5）。这与之前在低温下生长多晶 TMD 的演示形成了鲜明对比，在之前演示中，由于晶粒尺寸减小，迁移率大幅下降是不可避免的。

此外，我们通过在等边三角形和钝角三角形中进行成核测试，进一步研究了边角对促进异质成核的影响。在具有相同角度的等边三角形中，成核随机发生在三个 60° 边内（图 2l）。相比之下，在具有两个 30° 边的钝角三角形中，成核发生在较小角度的边上（图 2m）。

这表明，随着边缘角度的减小，边缘效应会增加，从而通过沟槽结构的改变，促进异质成核的概率，支持在低于 385°C 的温度下生长的潜力。此外，我们发现，将图案排列成等边三角形可以使三角形沟槽在晶体学上相互对齐30（扩展数据图 8）。最后，我们强调，通过稍微修改生长条件，单晶 TMD 贴片的密度也可以进一步设计得更密集（补充图 6）。

我们在 385°C 下成功生长了单晶 TMD，这一温度足以保持现代电子电路的性能，这促使我们进一步展示单晶器件的无缝 M3D 集成。为了展示这一点，我们决定构建前所未有的垂直单晶 2D CMOS，因为这可以证明无缝构建垂直单晶逻辑电路的可行性。

首先，在 485°C 下，在 a-HfO2 涂层 Si 衬底上生长单晶 WSe2，然后完成 p 型 S/D 触点和栅极堆栈，从而制造单晶 pMOS 阵列。第一个 pMOS 阵列由 a-HfO2 封装隔离。然后，通过在 385°C 下直接在 a-HfO2 封装层上生长单晶 MoS2 来构建基于 nMOS 的垂直 CMOS（图 3a、b 和扩展数据图 9a-f）。

图 3c 显示了该单晶垂直 CMOS 的实际图像，该图像是通过横截面 HRTEM 拍摄的。能量色散分光计 (EDS) 检查证实了此类垂直 CMOS 中每一层的原子组成（图 3d）。我们对下部 pMOS 和上部 nMOS 的电性能进行了顺序分析。该分析涉及（1）评估 MoS2 生长温度对底层 WSe2 pMOS 的影响和（2）对顶部 nMOS 的全面性能评估。

图 4a 展示了单晶 MoS2 生长后底层 WSe2 pMOS 的传输特性。从图中可以看出，在 MoS2 生长之前的 pMOS 在沟道长度为 400 nm 和 Vds = 0.5 V 时表现出 82.9 μA μm−1 的导通电流 (Ion/Wch)，同时获得了高达 6.59×106 的高开关电流比。在 385°C 下生长单晶 MoS2 层之后，WSe2 pMOS 的传输特性不受影响。然而，当 nMOS 沟道在 485°C 和 585°C 下生长时，底层 pMOS 的性能严重下降（图 4a 和扩展数据图 10）。因此，我们着手构建一个在 385°C 下生长 MoS2 的垂直 CMOS。

然而，nMOS 的 Ion/Wch 比 pMOS 的 Ion/Wch 小约 56%。因此，为了匹配电流，我们在 MoS2 nMOS 上应用了双栅极偏置，这提高了 nMOS 的 Ion/Wch 性能，从而将电流失配降低到 10% 以下，如图 4b 所示。匹配的 nMOS 和 pMOS 阵列的传输曲线如图 4c 所示。我们的单晶 FET 表现出相对较小的器件间变化。

具体而言，在垂直 CMOS 内从 WSe2pMOS 和 MoS2 nMOS 测得的 Ion/Wch 的标准偏差分别为 16.95% 和 12.86%。垂直 CMOS 的成品率验证记录为 93.8%（扩展数据图 9g、h）。补充图 7 提供了关于制备的垂直 CMOS 器件的场效应迁移率 (μeff)、亚阈值摆幅 (SS) 和界面陷阱密度 (Dit) 的进一步研究，验证了 56.18 cm2 V–1 s–1和 51.1 cm2 V–1 s–1 (nMOS 和 pMOS 的 μeff)，以及 1.87 × 1013 cm1-2 V–1 s–1和2.50 × 1013 cm–2 eV–1 (nMOS 和 pMOS 的 Dit)，分别为平均值。

补充图 8 投射了我们的垂直 CMOS 器件的阈值电压 (Vth)，验证了 nMOS 晶体管的 0.17 V 和 pMOS 晶体管的-0.19 V 的平均值。我们注意到，正如行业路线图中所述，2D FET 取代 Si 面临三个关键障碍：(1) Si 上的单晶生长；(2) 沟道的替代掺杂，用于调整 Vth 和降低源漏接触电阻；(3) 高 k 和 2D 通道之间的低 Dit 界面。

在这项工作中，我们成功克服了在硅上生长单晶 TMD 的挑战。然而，持续努力解决剩下的两个挑战至关重要。特别是，为了实现基于 2D 的电路，必须确保通道区域的替代掺杂以匹配特定技术节点所需的 Vth。

利用通过生长而建立的单片集成单晶 pMOS 和 nMOS，我们通过连接垂直连接的 CMOS 构建了反相器。它们的评估如图 4d 和补充图 9a-f 所示。我们检查了电源电压 (Vdd) 的电压传输特性 (VTC)。垂直 CMOS 的中栅极和顶栅极连接起来形成输入端，输入电压 (Vin) 在 0 V 到 1.5 V 之间变化。在通过连接 nMOS 和 pMOS 晶体管的漏极电极形成的输出端测量输出电压 (Vout)。

为了定量评估垂直反相器电路的性能，我们从 VTC 曲线中估算了平均电压增益 (再次) 和噪声裕度 (NM = NML + NMH) 值（图 4d（插图）显示 Vdd = 1 V 时的电压增益）。补充图 9b 提供了从垂直 CMOS 阵列获得的多条 VTC 曲线；Again 和 NM 的标准偏差分别为 14.5% 和 17.1%。如电压增益和噪声裕度与 Vdd 的关系图所示，由于生长过程中的无缝堆叠，我们的垂直反相器的平均 Again 和 NM 值优于通过堆叠报告的基于 TMD 的反相器的值（图 4e）。

此外，分别使用两个 pMOS 晶体管和两个 nMOS 晶体管建立了上拉和下拉网络，以创建 NAND 和 NOR 门（补充图 9g、h）。如图 4f 所示，我们的垂直反相器已成功实现了 NAND（红线）和 NOR（蓝线）功能。我们的模拟预测，通过提高界面质量（Dit 值高达 1012 cm–2），我们的 M3D 逻辑的导通电流可以大大超过 IRDS34,35 所需的值（补充图 10 和补充表 3-5）。这为基于增长的逻辑 IC M3D（在存储器、逻辑甚至光电电路等各种 IC 之上）提供了明显的未来方向。

总结

总之，我们成功地展示了一种通过在低于 400°C 的温度下生长来在非晶或多晶夹层之间排列单晶半导体的方法。该技术实现了 nMOS 和 pMOS 的垂直无缝单片集成，从而产生了可操作的垂直反相器。它有可能大大减少互连距离，从而减轻 RC 延迟并使给定晶圆空间内的晶体管密度加倍。

我们相信，这种无缝 M3D 方法的发现特性可以同样用于高效构建现代电子和光电元件的 3D 结构。然而，要实现高性能 2D CMOS 的 M3D，进一步开发低于 400°C 的低温替代掺杂工艺也是必不可少的。充分利用我们的异质成核策略也可能在未来实现掺杂 TMD 的低温生长。

原文标题：

Growth-based monolithic 3D integration of

single-crystal 2D semiconductors

致谢本文作者：

Ki Seok Kim、Seunghwan Seo、Junyoung Kwon、Doyoon Lee、Changhyun Kim、

Jung-El Ryu、Jekyung Kim、Jun Min Suh、Hang-Gyo Jung、Youhwan Jo、June-Chul Shin

Min-Kyu Song、Jin Feng、Hogeun Ahn、Sangho Lee、Kyeongjae Cho、Jongwook Jeon、Minsu Seol、Jin-Hong Park、Sang Won Kim3和Jeehwan Kim

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