摘要：Chiplet将在半导体功能和生产效率上实现巨大飞跃，就像40年前的软IP一样，但在这一愿景成为现实之前，还有许多工作要做。需要有一个生态系统，而目前这个生态系统处于非常初级的阶段。

（本文编译自Semiconductor Engineering）

Chiplet将在半导体功能和生产效率上实现巨大飞跃，就像40年前的软IP一样，但在这一愿景成为现实之前，还有许多工作要做。需要有一个生态系统，而目前这个生态系统处于非常初级的阶段。

如今，许多公司已达到光罩极限，被迫转向多芯片解决方案，但这并未催生一个即插即用的芯粒市场。这些早期系统无需遵循标准即可运行，也不追求相同的效益。从设计角度来看，它们本质上仍在构建一个大型系统。

西门子EDA公司Tessent硅片测试解决方案DFT流程产品经理Vidya Neerkundar表示：“芯粒背后的理念是分而治之。你可以以更快的速度完成设计，并获得更高良率的所有优势。但是，当采用分而治之的策略时，你还需要考虑其他问题。你解决了一个问题，又会面临新的挑战，始终在追赶和应对不断转移的难题。”

业界对这些新问题的理解仍在逐步深入。“我们知道如何制造标准的芯粒，”Marvell技术副总裁兼定制解决方案首席技术官Mark Kuemerle表示，“例如HBM，它也是目前唯一的芯粒。它由JEDEC定义，标准明确规定了‘芯片的x、y尺寸，以及连接方式。任何人都可以设计与之通信的组件。’要让开放的芯粒市场运转起来，就必须具备同样严格的标准体系。”

关键在于，要有足够多的行业参与者齐心协力。“最大的问题是，‘这个行业的具体需求是什么？’”弗劳恩霍夫IIS自适应系统工程部高级混合信号自动化部门经理Benjamin Prautsch表示，“很多企业都在观望等待。需要有一些公司站出来，在不同利益方之间进行协调，努力找到共同点。”

这一过程可能比一些人预期的更久。“相关标准仍在不断演进，”Cadence SSG产品营销总监Mayank Bhatnagar表示，“像UCIe这样的标准正在被整个行业采用，我相信它会迅速普及，但我们仍需等待数年时间。我预计未来3到5年内不会大规模落地，可能要到2030年代，我们才会开始看到行业标准芯粒的广泛应用。”

所需标准

封装、测试、设计、功能通信、实现级互连等都需要标准化。目前，每家企业都有自己的标准。“现在有点像‘西部荒野’，”Ansys产品营销总监Marc Swinnen表示，“百花齐放是好事，但问题在于，该采用哪种封装技术？可选方案太多。每个OSAT都有自己的技术路线，甚至同一技术路线下还有不同版本，但并非所有技术都能成为主流。这个市场迟早会经历一轮洗牌。”

封装领域正逐步向半导体行业的规范化靠拢。“对于中介层，顶级晶圆厂和OSAT厂商对规则和技术参数的定义有所不同，”新思科技工程副总裁Abhijeet Chakraborty表示，“这些参数和标准是使用中介层组装芯片的必要条件，但目前它们各自为政。对于物理验证流程，不同企业开发方法和范式也存在差异。希望所有这些最终能实现标准化，这将大有裨益。”

虽然每个标准都有其作用，但关键在于形成规模效应。“英特尔成立UCIe小组时，大家兴奋不已，”Marvell的Kuemerle表示，“有了die-to-die接口，大家都认为芯粒的时代即将到来。但实际进展有限，原因在于还有很多其他必要条件尚未完善。将这些组件结合在一起会带来很多复杂性，比如测试。必须弄清楚如何让这些芯粒之间实现通信，这样才能对所有芯粒进行有效的测试覆盖。”

这些标准正在制定中。“早在上世纪90年代，就有IEEE1149.1标准，规定了每个芯片如何与电路板连接，”西门子的Neerkundar表示，“当时还有一种名为BSDL的描述语言。现在有了IEEE 1838，定义了PTAP/STAP类型的机制，说明其如何应用于3D IC堆叠或2.5D封装中。其他标准也在推进。IEEE标准P3405标准涉及互连测试和修复。如果你自行设计互连结构，该标准会明确相关规范；还有P1838A标准，讨论了3D IC中的边界扫描接口。”

所需的标准还有很多。“对于ESD领域，我们遵循IEC 61000标准，”Ansys产品经理Takeo Tomine表示，“该标准定义了机器模型、人体模型和充电设备模型。这些是从芯片到模块再到系统的所有电气设计人员都需遵循的标准。在芯片方面，设计团队确实会遵循相关指导，晶圆厂也制定了设计规则手册以匹配标准并设定特定限制。”

标准通常会回避某些行业发展方向尚不明确的领域。Cadence的Bhatnagar表示：“标准会避免定义差异极大的内容。例如，UCIe并未定义通道的实现方式。英特尔是创始成员，并拥有自己的EMIB技术，但该标准避免要求使用任何特定技术。它仅定义了一些通道的关键参数，如电压传递函数(VTF)和串扰规范。”

目前仍存在一些问题。“目前无法定义Socket标准，”NHanced总裁Robert Patti表示，“我们可以定义电源、接地和物理接口的间距。但无法尝试定义统一电压标准。我们可以在每个微型模块中定义电源环，然后规定模块内的信号以及层间信号。让业内人士就电源等物理需求达成共识或许可行，但逻辑协议层面却是‘百家争鸣’。”

这就像“房间里的大象”。弗劳恩霍夫的Prautsch表示“行业既希望实现标准化，又不希望承担额外开销，这是最大的挑战。”

与软IP类似，芯粒也需要配套的交付物以确保成功集成。“我们需要什么样的模型？”西门子中央工程解决方案总监Pratyush Kamal提出，“台积电拥有自己的3D Blocks语言，并尝试在IEEE内部公开推广。OCP内部也在进行类似的努力，但尚未完全定义所有必需内容。以一个跨两个芯片的混合信号3D IC为例，当交付该芯粒时，除了物理形态，还需提供与整个堆叠结构关联的SPICE网表，以支持完整仿真。多数情况下，进行芯粒集成时，用户未必需要深入了解芯粒的内部结构。而是希望通过抽象模型仅关注接口边界。但某些分析场景仍需要向集成商和封装设计师开放芯粒的完整视图。”

组织架构挑战

为构建基于芯粒的生态系统，企业必须审视自身组织架构并做好准备。“大多数大型企业已启动项目和计划，加速推进3D IC技术研发，”Ansys的Swinnen表示，“但他们需要进行组织重组。封装归属于一个团队，热管理属于另一个团队，可靠性团队独立存在，芯片设计又是另一个部门。而3D IC要求所有这些团队甚至在原型设计阶段就紧密协作，但企业现有架构并未为此优化。他们需要对团队和管理职责进行内部调整，以整合必要的专业知识。”

研发流程也必须改变。“在布局规划阶段，就必须考虑将功能拆分到多个芯片上，”Bhatnagar表示，“分层分区正在发生变化，因为如果不这样做，后续将引发一系列问题：可能无法利用可采用旧工艺节点的设计部分，或者最终导致两个芯片之间需要极高的带宽。这些问题本可以通过更完善的布局规划或细致的功能划分来避。进行分层拆分时，必须有正确的思维逻辑，因为这会影响芯片间传输数据量、发热情况、布局间距以及可容忍的延迟。只有通过仔细的架构规划，才能将影响降至最低。”

测试环节受到的影响尤为显著。“不能在完成组装后再进行测试，因为必须在组装前确保每个芯片都是合格的，”Neerkundar表示，“这意味着需要在晶圆级别对芯片进行测试，即使堆叠在组件顶部的芯片引脚不会作为封装引脚引出，也需要在这些芯片上设置某种接触机制。但在晶圆分选时，需要能够与它们进行通信。业内称之为‘牺牲焊盘’，即使用常规C4凸点或标准凸点间距来连接和接触，以完成晶圆分选。但这些凸点的间距比组装完成后使用的微凸点要大，因此需要两种测试方式：通过牺牲焊盘和标准凸点进行测试。组装完成后，还需通过微凸点进行重新测试。”

整个行业也需要协同组织。“要让芯粒在某个特定应用领域获得成功，必须有足够多的企业致力于推动其成功，”Kuemerle表示，“如果八家不同的企业联合起来——四家特定3D芯粒的用户和四家开发商——花三年时间在标准组织中就封装尺寸、电源传输、信号引脚分配、数据速率等达成共识，那么标准就有可能实现。他们必须对细节进行非常严格的检查。”

工具和流程

目前，异构集成技术仅由垂直整合型企业主导，这是有原因的。“这种设计非常复杂，”Kuemerle表示，“当我们开展基于芯粒的项目或3D集成项目时，需要创建一个完整的验证环境来支持该项目。如果企业拥有所有相关的输入，才能确保达成设计目标，并实现芯片间所需的功能交互。虽然已有工具正在开发中，但目前尚无任何工具能实现无缝衔接的全流程支持。企业必须构建自定义环境，以便并行进行这些开发项目。物理实现也是如此。我们仍需反复检查以确保芯片间的匹配性，因为顶层芯片所需的所有信号都需通过基底芯片和中间层芯片传输，因此必须确保互连的准确性。虽然可以借助工具辅助，但仍需进行另一层面的自定义检查，以确保集成成功。”

当所有设计要素协同开发时，才能构建标准化流程。“多芯粒集成需要系统级协同设计，”Rapidus设计解决方案现场首席技术官Rozalia Beica表示，“这涉及热模型、电源模型和互连模型。这些模型支持芯粒、封装和基板的同步设计与集成，确保精确的热管理和电源管理，以及芯片间的可靠通信。”

这些芯片无需标准流程。“我们拥有庞大的3D客户群，而且都是自研的，”NHanced的Patti表示，“他们使用标准工具，但这些设计考量都是手动完成的。他们会编写脚本、临时提出修复冗余方案、决定如何筛选零件等，以便找到已知的良好芯片。所有这些都是使用EDA工具完成的手动操作，也可能使用的是2D工具。我们依赖企业内部积累的经验法则进行设计。目前EDA工具的应用主要集中在HPC复合体和加速器领域，因为这些场景都聚焦于UCIe接口，具备一定标准化基础，但客户群体仍非常有限。”

要实现开放的芯粒市场，必须将一些环节解耦。“当多个芯粒来自不同供应商时，必须进行系统级分析，新思科技的Chakraborty表示，“这意味着需要与这些芯粒相关的分析模型，例如芯片热模型。同样，还需要用于IR和EMIR分析的功耗模型。此外，，还需分析应力和热机械应力等广泛类别。这些无法在单个芯片级别完成分析。那么，当混合搭配来自不同供应商的芯片和解决方案时，如何在系统层面进行分析呢？安全性也很重要，尤其是在复用来自其他供应商的芯粒和解决方案时，如何确保芯片的安全性和完整性？所有这些都非常重要，必须以可靠的方式协同解决。”

业界必须弄清楚芯粒供应商必须提供哪些信息，以及哪些细节可以保密。“我们拥有能够定义每个凸点的电压降（IR drop）的模型，而不会泄露凸点下方的内容，”Bhatnagar表示，“与任何IP一样，模型中总是存在泄露过多信息的问题。此外，模型也需要足够精确。最初，企业会在封闭的生态系统中工作，他们信任生态系统合作伙伴会正确使用模型，仅将其用于既定用途。随着这些模型的成熟，它们将在不泄露核心机密的前提下提供足够详细的信息。就像供需关系一样，模型生成和模型使用将同步进行。这就是为什么我认为三到五年内不会形成市场的原因。并非企业缺乏开发芯片的技术，我们拥有完整的3D IC集成工具，可以读取所有模型并进行分析。工具和模型定义已经存在，但信任需要时间积累。”

目前，业界尚未掌握所有必要文件或模型的完整清单。“我们目前正在整理工具和接口文件格式的清单，甚至还要留意将设计从一个合作伙伴移交给另一个合作伙伴时可能遇到的挑战，”Prautsch说道，“关键在于接口挑战。必须从两个角度来看待这个问题，封装设计公司和芯片设计公司必须了解彼此的设计领域。”

慢慢地，一切都会融合发展。“不能孤立地发展工具或标准，必须让两者协同演进。”Neerkundar表示，“你需要有标准和支持该标准的工具。只有这样，业界才可以研究如何设计芯片、购买芯粒，并独立组装不同供应商的芯片，然后打造属于自己的独特芯片。我们尚未抵达这一阶段。”

来源：王树一一点号