摘要：Intel 展示了栅长为 6nm 的全环绕栅（Gate-All-Around, GAA）硅 RibbonFET CMOS 晶体管，并对其进行了全面表征。为了准确评估在极短栅长下的“真实”短沟道效应及其性能，开发了一种单纳米带（lNR）结构，使其源/漏区与衬底鳍

本文来自 Silicon RibbonFET CMOS at 6nm Gate Length - Intel.

摘要

Intel 展示了栅长为 6nm 的全环绕栅（Gate-All-Around, GAA）硅 RibbonFET CMOS 晶体管，并对其进行了全面表征。为了准确评估在极短栅长下的“真实”短沟道效应及其性能，开发了一种单纳米带（lNR）结构，使其源/漏区与衬底鳍（subfin）断开。研究表明，随着硅厚度（Tsi）缩小，短沟道效应得到改善，且在 Tsi ≥ 3nm 时性能几乎不受影响；但当 Tsi 小于 3nm 时，表面粗糙度散射会显著降低载流子迁移率。通过有效功函数工程（Work function Engineering），成功在极短栅长下降低了阈值电压，补偿了因量子限制效应引起的阈值升高。在栅长为 6nm、Tsi 为 3nm 时，电子注入速度（Vxo）达到 1.13×10⁷ cm/s，且未出现性能退化。这些关键成果为继续推进栅长缩小——即延续摩尔定律——奠定了坚实基础。

引言

随着 CMOS 逻辑技术进入更先进的节点，传统的硅 FinFET 结构由于物理尺寸不断缩小，正面临性能瓶颈。特别是在栅长和沟道长度进一步缩短时，短沟道效应（SCE）变得更加显著，导致器件性能退化。为应对这一挑战，水平全环绕栅（GAA）RibbonFET 结构被提出。该结构通过将沟道制成纳米带形状，并被栅极从四周包围，从而提供更优异的静电控制能力，有效抑制短沟道效应。通常，每一代技术节点通过缩小接触多晶间距（CPP）和晶体管宽度来实现晶体管密度翻倍。

Fig1. Gate Length & CPP

图 1 显示了已发布器件的栅长与 CPP 的关系，并叠加了 ITRS 2.0 路线图。该路线图预测，由于工艺和集成复杂性，栅长缩放可能在 10nm 处停止，因为继续缩小的经济成本将变得不可接受。在本研究中展示了在工业可实现的 45nm CPP 下，RibbonFET 的栅长可缩小至 6nm。我们重点关注以下几个关键挑战：选择合适的纳米带硅厚度（Tsi），在保持良好电性能的同时实现优异的短沟道控制；优化源/漏（S/D）结轮廓，控制掺杂扩散；在极窄的栅空间中通过功函数金属工程实现低阈值电压；首次提取 6nm 栅长下的电子注入速度。

RibbonFET Scaling

为了准确表征在极短栅长下 RibbonFET 的“真实”行为，开发了一种新型的单纳米带（1NR）流程，在该结构中，源/漏区与衬底鳍（subfin）断开（见图 3）。

这种 1NR 结构确保了对晶体管尺寸的准确掌握，并能精确探测纳米带特性。

单纳米带结构（1NR）优势

图 4a 和 4b 展示了 1NR 器件的横截面 TEM 图像以及 ID-VG 特性，表明在 subfin 被断开后，亚阈值斜率（SS）得到改善，性能评估更为准确。

Fig4. (a), (b), (c), (d)

图 4c 显示了使用 1NR 提取的电子迁移率，其峰值约为 210 cm²/V·s，表明器件具有良好的晶体管特性。图 4d 展示了在栅长为 18nm 时，NMOS 的短沟道跨导（Gm）高达 2300 μS/μm，这得益于高迁移率和低外部电阻（Rext ≈ 1500 Ω·μm）。

硅厚度缩放对器件性能的影响

对 NMOS 和 PMOS 进行了系统的 Tsi 缩放研究，分析了其对短沟道效应、迁移率和阈值电压的影响。

图 5 显示了在不同 Tsi 下的 DIBL（漏致势垒降低）变化趋势。随着 Tsi 减小，DIBL 得到改善，但当 Tsi

VT & Rext

图 6a 显示了 VT 随 Tsi 的变化。由于量子限制效应，当 Tsi 缩小至 4nm 以下时，NMOS 和 PMOS 的 VT 均上升约 200mV。

Fig6. VT, Rext, Mobility ~Tsi

图 6b 显示了 Rext 随 Tsi 的变化。随着 Tsi 从 8nm 缩小至 1.5nm，Rext 增加了 34–37%，其中 PMOS 对 Tsi 更敏感。图 6c 显示了迁移率随 Tsi 的变化。在 Tsi ≥ 3nm（NMOS）或 4nm（PMOS）时，迁移率几乎无损失。图 6d 将本研究的电子迁移率与文献对比，表明在纳米带释放后，表面粗糙度改善，迁移率表现更优。

载流子输运机制分析

为确定 Tsi 缩小时的主要散射机制，我们在不同温度下测量了低场迁移率，并分析其温度依赖性。

图 7 显示了迁移率与温度的关系指数随 Tsi 的变化。对于 NMOS 和 PMOS，当 Tsi ≥ 3nm 时，输运主要由声子散射主导；而当 Tsi

6nm Gate RibbinFET

通过创新的栅极光刻和伪多晶硅刻蚀工艺，我们成功将栅长缩小至 6nm。

图 9a 显示了栅长为 6nm、Tsi = 5.5nm 的 1NR 器件的 TEM 显微图像和 EDX 元素分布图。得益于精心优化的栅极图形化/刻蚀工艺，获得了均匀且垂直的栅极形貌。图 9b–d 分别展示了 Tsi = 5.5nm、3.1nm 和 1.7nm 时的高分辨 TEM 图像，所有器件的栅长均为 6nm，验证了工艺的可重复性和结构完整性。

ID-VG 特性与 SCE

图 10 给出了栅长为 6nm、Tsi 分别为 5.5nm、3.1nm 和 1.7nm 的 NMOS 与 PMOS 的 ID-VG 曲线（VDS = 50mV 和 0.65V）。

当 Tsi = 5.5nm 时，器件表现出严重的短沟道效应：NMOS DIBL ≈ 180mV/VPMOS DIBL ≈ 220mV/V随着 Tsi 缩小至 3nm 和 1.7nm，DIBL 显著改善，电静电控制能力增强，且性能几乎无损失。

DIBL & Gm

图 11a 给出了 6nm 栅长下 DIBL 随 Tsi 的变化趋势。与 18nm 栅长不同，6nm 栅长下 DIBL 随 Tsi 减小持续下降，未出现饱和趋势。当 Tsi ≤ 3nm（NMOS）或 ≤ 2nm（PMOS）时，DIBL

阈值电压（VT）调控：功函数工程图 11c 显示了 NMOS 的 VT 随 Tsi 的变化。由于量子限制效应，Tsi 从 5.5nm 缩至 1.5nm 时，VT 上升约 240mV。通过功函数金属工程 (Work function Engineering) 在极窄的 6nm 栅沟槽中实现了250mV 的 VT 降低，成功将 VT 调至 0V 附近（Tsi = 1.5nm 时 VT ≈ 0V），满足低功耗逻辑应用需求。

电子注入速度提取

采用两种方法提取了 6nm 栅长下的虚拟源注入速度（Vxo）：gm/WCgg 法：使用本征跨导 gmi 与本征栅电容 Cgg 计算；MVS-2 模型拟合法：同时拟合 CV、ID-VG 和 ID-VD 曲线（图 12）。

图 13 给出了 Vxo 与栅长的对比结果：在 LG = 6nm、Tsi = 5.5nm 和 3nm 时，Vxo = 1.13×10⁷ cm/s，为迄今亚 10nm 栅长下首次报道的电子注入速度值。该速度与 Gmsat 和迁移率趋势一致，验证了器件性能的高水平。

本研究系统性地解决了极短栅长下的三大核心挑战：静电控制退化 → 通过 Tsi 缩放与 GAA 结构实现 DIBL

Conclusion

本工作所展示的关键设计与工艺优化，为继续推进栅长缩放 提供了可行的技术路径。6nm 硅 RibbonFET 的成功实现，不仅验证了摩尔定律在极短栅长下的可延续性，也为未来 1nm 技术节点及以下提供了坚实的器件基础与工艺平台。

Reference:

1.A. Agrawal et al., "Silicon RibbonFET CMOS at 6nm Gate Length," 2024 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2024, pp. 1-4

2.The Semiconductor Showdown: TSMC's GAA FETs vs. Intel's RibbonFET.

3.S. Rakheja et al., IEEE Trans. Electron Devices 62, 2786 (2015).

来源：卡比獸papa