摘要：随着登纳德缩放定律的失效以及“摩尔定律”的减缓，芯片性能的提升越来越依赖于多核架构。片上互连技术已经成为决定处理器性能的关键因素。片上网络技术和先进封装技术为处理器核心数量的规模化增长提供了必要的前提条件。然而，受先进封装技术的驱动，片上互连的拓扑结构正经历从

先进封装驱动下的片上互连技术发展态势研究

王翰华，崔忠杰

（中国信息通信研究院信息化与工业化融合研究所）

摘要：

随着登纳德缩放定律的失效以及“摩尔定律”的减缓，芯片性能的提升越来越依赖于多核架构。片上互连技术已经成为决定处理器性能的关键因素。片上网络技术和先进封装技术为处理器核心数量的规模化增长提供了必要的前提条件。然而，受先进封装技术的驱动，片上互连的拓扑结构正经历从二维向三维的转变，这一变化导致互连结构复杂度提升，互连场景也日趋多样化。传统的基于电信号的有线互连技术已经显示出其局限性，而光互连和无线互连等前沿技术则有望在未来高性能计算等领域中得到应用，成为现有互连方式的有力补充。

0 引言

自 21 世纪初期开始，登纳德缩放定律的失效[1]，芯片功耗降低的速度已经开始落后于晶体管密度的提升速度，使用更先进的工艺制程已无法有效缓解处理器的核心频率提高所带来的功耗增幅，导致在之后的演进过程中，产业界转向增加处理器核心数量而非提升单核性能的方式用以持续提升处理器性能。与单核处理器不同，多核处理器面临核心之间的数据交互问题，核心之间的数据传输能力成为决定处理器性能的关键，高延迟、低带宽将导致核心之间无法有效协作，使得整体处理器性能无法得到充分释放，片上互连技术由此成为业界关注焦点[2]。

近年来，由于人工智能等新兴技术的规模化应用，在社会数字化、智能化转型的背景下，算力需求不断提高，更高性能的处理器成为行业关注重点。在理想状态下，更多的处理器核心能够以叠加的形式提升处理器的处理能力，但在实际情况下，多核心之间面临数据交互带来的协作问题，需要依赖片上互连技术构建核心之间的信息传输通道。芯片内部信号传输延迟，部分源于晶体管的充放电时间及导通关断特性，另一部分则归因于互连线的阻容效应以及电磁信号在导体中传播速度的限制。在晶体管尺寸缩小的同时，开关速度虽然也在不断变快，但算力需求也在推动处理器内的核心数量不断提高，随着互连线总长度和结构复杂性的增加，互连线延迟在芯片总延迟中的比重显著上升，成为制约芯片性能提升的关键因素。

在“摩尔定律”演进放缓的背景下，由于更先进制程带来的良率下降和成本上涨，先进封装技术成为提升晶体管密度的新手段，将大芯片划分为小芯粒的作法能够有效降低由于良率低下带来的制造成本，而先进封装技术则通过将芯粒和功能模块三维堆叠的方式使得晶体管密度也得以提升[3]。例如，AMD 在 2017 年发布的第一代 EPYC TM 中央处理器（CPU）就将一个 32 核 CPU 分成四个 8 核芯粒，与单片设计相比，成本降低了约40%[4-5]。此外，先进封装技术还能支持异构共封，能够使每个芯粒使用最合适的工艺技术来实现最优成本，AMD在 2019 年发布的第二代 EPYC TM CPU 采用八个芯粒，每个负责计算的芯粒使用 7 纳米制造工艺，以达到更高的计算能力，而负责输入和输出（I/O）的芯粒则采用 12 纳米制造工艺，以实现更低的成本[4]，而异构集成的能力也使得基于光电共封的光互连技术得以更早实现应用。但先进封装技术的使用也导致了处理器核心以及功能模块之间的相对位置从二维走向三维，互连的结构更加复杂化，互连场景更加多样化，对片上互连技术带来了挑战，使得封装级网络成为发展重点[6]，互连技术成为决定处理器计算能力的核心要素。

本文梳理了片上互连技术的发展历程，着重分析了先进封装技术带来的片上互连拓扑结构及相应的互连技术方案演进态势，分析了光互连、无线互连等前沿互连技术的应用前景，并总结和展望了发展态势。

1 片上互连技术前期总体发展历程

早期芯片内部主要使用金属铝作为互连材料，随着集成电路特征尺寸的不断缩小，铝互连线的缺陷逐渐显现，1997 年 IBM 公司开发出了铜互连技术，铜的电阻比铝低约 40%，可靠性比铝高 100 倍，并成为集成电路片上互连的主要材料[7]。自此之后，在先进封装技术得到大规模关注与应用之前，十数年时间内，互连架构创新成为片上互连领域的创新重点。图 1 为片上互连技术前期总体发展历程示意图。

随着“摩尔定律”的演进，芯片内部核心和功能模块数量不断增加，共享总线、交叉开关、片上网络（NOC）等片上互连架构得到了广泛应用。共享总线结构中，所有处理器核心和功能模块共享一条或多条总线，具有设计简单、访问延迟可预测、低芯片面积开销等优势，1996 年 ARM 公司提出的高级微控制器总线架构（AMBA）共享总线方案应用最为广泛，至今仍然跟随 ARM 处理器架构被大量的系统级芯片（SoC）采用[8]。然而，随着核心与功能模块数量的不断增加，共享总线架构下的多个核心和功能模块在相互通信过程中，会出现较为显著的冲突现象，进而引发时延问题。交叉开关架构早先用于电信交换机领域，并在 20 世纪末和 21 世纪初开始在片上互连领域获得应用，基于交叉开关的互连架构可以将通信两端连接起来，从而避免冲突，IBM 公司在 2007年发布的 Cyclops64 超级计算机中就采用了片上交叉开关架构，能够连接 80 个定制处理器和大约 160 个内存条[9-10]，而 ARM 公司在 2010 年发布的 CoreLink NIC-400 则是应用较为广泛的交叉矩阵方案。但随着芯片内模块数量的进一步增加，交叉开关的规模会以几何级数增长，线路布局过于复杂，设计复杂度过高。BENINI[11]、KUMAR[12]等诸多研究人员在 1999 年至 2003 年间提出了 NOC 的概念，并逐步发展成熟，在协议与架构层面保障了大规模多核心处理器得以实现，2006 年 Arteris 公司推出了第一款商用 NOC 方案，并在之后不断更新完善，至 2021 年 ARM 公司也推出了 NOC 架构 CoreLink NI-700。NOC 是把交叉开关拆分成若干个具备独立仲裁的能力的路由器的互连架构，可以极大地降低互连线路的复杂性，且够减少寄生效应，实现更小的损失和延迟，并且路由器还能够充当协议转换器，便于异构集成[13]。NOC 的问世打破了片上互连架构对芯片核心数量增长的限制，使得芯片内部能够集成更多核心。

自 2006 年起，以 IBM 为代表的芯片企业开始将芯片三维堆叠技术作为重点研究方向[14]，为后续的 2.5D、3D 等先进封装技术奠定了基础，KOUADRI[15]、KIM[16]等研究人员也自 2006 年起开始推动了 NOC 架构在三维封装内研究工作，即 3D NOC，保障了后续 2.5D、3D 处理器芯片的发展。除互连架构外，先进封装技术对片上互连的改变更多地体现在物理互连方式方面，随着台积电在 2011 年推出第一版 2.5D 封装平台 CoWoS、海力士在 2014 年与 AMD 联合发布了首个使用 3D 堆叠的高带宽存储（HBM）芯片，先进封装技术带来的片上互连拓扑结构的改变和带来的集成能力的提升，成为当前片上互连技术发展的主要驱动因素。

2 互连拓扑结构的演进

互连拓扑结构是指网络中芯片内各核心、功能模块等通信节点以及通信链路之间的几何排列方式和连接关系，包括物理拓扑和逻辑拓扑。物理拓扑指各节点和通信链路的实际物理布局，而逻辑拓扑则是指数据传输的路径和方式。在传统二维芯片布局中，片上互连的物理拓扑在二维平面上不断扩张，演化主要集中于逻辑拓扑层面，随着网络结构从总线、交叉开关到 NOC，逻辑拓扑结构从简单的总线式向网络化方向演进。而先进封装技术的规模化应用使得芯粒的几何排列从二维平铺向三维堆叠方向发展，从根本上引起了物理拓扑结构的改变，更加复杂化的网络架构带来的路由难题也为网络化的逻辑拓扑结构等带来了新的挑战。

2.1 2.5D 集成下的互连方式

2.5D 封装与传统二维封装的区别在于引入了中介层。中介层通常由硅、玻璃或有机材料制成，为芯粒间通信提供了高密度的互连通道[17]。例如，三星在 2021 年发布的 I-Cube4i 就是在硅中介层上集成多个逻辑和存储器芯片[18]，用以减少延迟，提高数据吞吐量，此种集成方式下芯粒虽然被堆叠在中介层之上，但是芯粒彼此之间仍然保持二维布局，因此被称为“2.5D”。中介层上贯穿其中的硅通孔（TSV），中介层的微小通道，用于连接中介层上下表面的电路，能够实现高密度、低延迟的电气连接；重布线层（RDL）是中介层表面的金属布线层，用于将芯粒的信号重新分布到 TSV 或微凸块，能够提高基于中介层的互连的灵活性，能够支持复杂的互连拓扑。基于硅中介层和硅桥的 2.5D 封装互连结构如图 2 所示。

中介层不仅可以为片上互连在物理链路层面提供额外的布线资源，还能够进一步具备承接部分网络功能，这种具备一定网络功能的硅中介层被称为有源硅中介层。在传统的无源硅中介层内，中介层主要为承载在其上的芯粒提供一对一的物理链路。而在有源硅中介层内，中介层还可以通过集成相关电路，作为 NOC 的一部分，承担额外的路由功能，使得中介层和承载在其上的多个芯粒之间能够实现灵活的网络组织形式[19]。英特尔在2018 年公开的 Foveros 技术和 AMD 的基础有源中介层（AID）就是采用有源中介层的技术，AMD 利用 AID 技术使其处理器芯片设计更加模块化，在 2023 年发布的 MI300 系列通用图形处理器（GPU）芯片中的四个 AID之间可以以超过 4.3TB/s 的带宽相互通信，而每个 AID 之上可以承载 2 个计算芯粒，使得 MI300 系列可以基于相同的计算芯粒结合不同的封装配置实现不同水平的算力规模[20]。图 3 为无源中介层和有源中介层示意图。

硅中介层在先进封装的互连结构中发挥了巨大作用，但它作为芯粒的承载物，需要足够大的面积以覆盖所有芯粒，由此引发的成本问题，限制了芯片面积的增大[21]。一种解决方式是通过一块面积更小、更密集的布线层来替代硅中介层。硅桥是在 2.5D 集成中对硅中介层的替代方案，用一片面积更小的硅片实现高密度的布线，覆盖芯粒之间的互连接口，满足高密度通信需求，而在硅桥之外的区域芯粒与基板之间利用铜柱连接，直接提供与芯片之外的数据连接和供电，避免了由于 TSV 制造产生的高额成本。例如，英特尔的 2016 年首次披露并在 2021 年起规模应用的嵌入式多芯片互连桥接（EMIB）技术[22]和 AMD 自 2021 年起使用的提高扇出桥接（EFB）[23]封装都是使用这一形式。另一种解决方法则是通过新型材料来减少中介层的制造成本。现在常用的硅基中介层互连技术是 IBM 和贝尔实验室在 20 世纪 80 年代发明的，硅中介层具有与硅基芯片热膨胀系数相匹配的优势，但因为硅是半导体材料，有较大的寄生电容，导致高频信号从 TSV 中传输时会有较大损耗[17]。基于有机材料的中介层，尽管热膨胀系数与硅基芯片有所不同，但其柔韧性使其成为应力缓冲的理想选择，因此仍可使用。同时，尽管有机材料表面粗糙，难以达到硅或玻璃那样的布线密度，但其可通过湿法刻蚀等传统工艺加工，成本较低，且介电常数优于硅，适合高频信号传输。上述优势导致有机中介层已在台积电 2021 年发布的 CoWoS-R先进封装工艺中获得应用，但是有机基板具有更显著的翘曲问题，不适于更大面积的先进封装。玻璃中介层是当前的研究热点，玻璃与硅具有相近的热膨胀系数，能够较好地承接硅基芯片，同时由于玻璃是绝缘材料，具有信号传输损耗低的优势，大尺寸的玻璃板也相比之下更易获取，具有成本优势。玻璃所展现出的优势使得三星、台积电等厂商开展了相关研究工作，但由于玻璃材料存在金属化难题，仍需要进一步解决以实现产业化应用。同时，也有一些研究关注于对硅中介层的改良，例如在 TSV 中填充碳纳米管以改变硅中介层的热学和电学特性[24]。

2.2 3D 集成下的互连方式

3D 堆叠技术是通过将多个芯粒直接放置在彼此的顶部来提高集成密度，并利用 TSV 来实现高密度的芯粒间互连。传统的芯粒和芯粒之间的铜线连接带宽有限，然而存储器芯片的带宽可以达到 100 GB/s，3D 堆叠方式增加了两个芯片之间的互连线数量，成为充分释放存储芯片带宽的技术手段[25]。上下两个芯粒之间需要利用微凸块或者混合键合技术实现连接。微凸块是连接上下两个芯粒或芯粒与中介层的微小焊点，通常由铜或锡银合金制成，能够支持实现高密度的电气连接[26]。例如，三星的高带宽存储器（HBM）就是使用微凸点键合技术堆叠的。然而，微凸块技术也引发了新问题，底部填充及微凸块和金属连接焊盘的额外高度增加了热阻，从而加剧了芯片的热管理难度，而混合键合则是一种更先进的互连技术，通过直接键合芯粒与中介层的铜焊盘实现电气连接，互连间距可以更小，能够实现比微凸块更高的互连密度[27]。例如，AMD 和台积电在 2021 年起使用的3D SOIC 混合键合技术[28]与微凸点键合相比，互连密度提高了 15 倍，能效提高了 3 倍[29]。混合键合技术能实现更精细的互连间距（通常小于 10 μm），无须额外的焊料填充，能够减少热阻和信号损耗。然而，混合键合技术制造工艺复杂，对对准精度及表面平整度要求严苛，导致制造成本更高。近年来，国内企业在混合键合技术领域也取得了重要进展。长江存储的 3D NAND 采用逻辑电路与 NAND 阵列堆叠方案，该方案需借助混合键合技术实现堆叠，2025 年初更与三星电子达成专利许可协议，授权后者使用其混合键合技术相关专利。图 4 为微凸块互连示意图，图 5 为混合键合互连示意图。

3D 堆叠虽然提升了互连密度，但也带来了芯粒之间的热管理问题，而热量的积累会导致芯片性能下降甚至损坏，由于不同材料的热膨胀系数差异，堆积的热量还可能导致热应力和翘曲问题。一方面，由于铜与硅的热膨胀系数相差 6 倍，堆积的热量可能导致 TSV 的机械可靠性降低[30]。另一方面，温度升高也会导致互连线路的寄生电阻升高，并进一步影响信号的完整性，而信号传输带来的功耗增加又可能进一步导致热量堆积，使得相关的散热技术成为研究重点。2020 年瑞士洛桑联邦理工学院的研究人员在《自然》上发表的成果中使用微流体电子协同设计方案，在同一半导体的衬底内将微流体和电子元器件进行协同设计，生产出一个单片集成的歧管微通道冷却结构，可以有效地管理晶体管产生的大热通量[31]。2024 年厦门大学研究人员则通过将多晶金刚石衬底集成到中介层的背面，利用金刚石的超高热导率，增加芯片散热效率，降低热阻[32]。

3D 堆叠的方式虽然较为直接地增加了水平方向上的晶体管密度，并且提升了相邻两个芯粒之间的互连密度并降低了延迟，从根本上提升了互连效率，但是 3D 堆叠也使得互连结构从二维走向三维，信号传输的层数增加，使得互连拓扑结构变得更为复杂，最优路径的选择变得更为困难。同时，3D 堆叠的方式带来的热量堆积问题也成为了在网络拓扑结构设计和路由算法调度中需要考虑的新要素，为相关的算法调度带来了更多挑战，在路由调度中加入对热管理的考虑，减少使用热量堆积较为严重的链路，也成为了相关算法研究的热点领域[33-34]。

3 前沿互连技术

基于金属线和电信号的有线互连长期以来都是芯片级通信的最主要手段。然而，随着晶体管的缩小，布线层的面积减小，导致导线厚度和间距的减小，使得导线电阻和电容增大，带来更高的延迟和功耗。尽管目前金属有线互连仍是芯片内部核心间最常用的连接方式，但先进封装技术的规模化应用使得异构集成变得更为容易，随着多核系统未来的演进，光互连和无线片上网络有望成为新兴的技术趋势。

3.1 光互连

与电信号相比，光通信具有高带宽、低延迟和低损耗等优势，已被广泛应用于数据中心的服务器间数据通信领域和电信网络的承载网络领域。光在波导中的传播速度接近光速，传输损耗低于电信号，能够有效降低通信延迟、降低功率损耗[35]。在芯片层面，硅基光子学的不断进步为芯片内芯粒间的光通信提供了解决方案，已使得波导、调制器、解调器等器件可以在硅上实现集成，虽然仍然需要外接激光源，但已可以在硅基芯片上构造如图 6 所示的光通信通路，其中外置激光器负责提供光源，与光芯片上的波导耦合，调制器负责将电信号转换成光信号，而探测器则用于将光信号转换成电信号。在光通路的基础上，通过微环谐振器可以构建光交叉矩阵和光路由[36]，利用密集波分复用（DWDM）技术提高总吞吐量[37]，从而可以构建由多个调制器和多个探测器组成的多对多的光片上网络（ONOC）。自 21 世纪初期起，学术界就开始探索光互连技术在芯片片上互连领域的应用[38]，但工程化问题长期并未获得解决[39]。直至基于硅基光子学的光芯片技术越加成熟，先进封装技术得以规模应用后，在光计算尚未成熟的情况下，先进封装技术带来的异质集成能力，使得光互连有望早于光计算实现应用，将基于电信号的计算芯粒和基于光信号的 ONOC 芯片集成在同一个封装内部，如图 7 所示，彼此通过基于 TSV 的电信号连接，光电转换模块利用外接的激光器将电信号携带的数据调制到光信号之上，并进行调制后的光信号输入光网络之中，在接收信号时光电转换模块则将光网络传输来的光信号经探测器转换为电信号，经放大后发送回计算芯粒，这一方式能够有效在继承电计算生态的同时利用光互连带来的大带宽、低功耗特性。

在工程化方面，2024 年英特尔发布了光电共封 CPU 芯片，虽然并非 ONOC 形式，而是将光芯片被叠加在电芯片之上，用于将电芯片发出的数据转换为光信号，用于芯片之间的互连，但也展示了光芯片与电芯片通过先进封装方式实现集成的可行性[40]。而相比之下，如图 8 所示，2023 年曦智科技公司提出的 Hummingbrid 方案则更为接近 ONOC 的构想，将光芯片作为中介层承载电芯片，通过外接的激光器和在光芯片上构造的波导进行光信号的传输，实现中介层上电芯片之间的通信[41]。虽然当前产业界尚未实现硅基激光器，使得 Hummingbrid方案的 ONOC 需要使用外接激光器，导致系统集成度有限，但学术界对于硅基激光器的探索却也在持续开展，一方面可以利用磷化铟和硅的异质衬底制造磷化铟制造激光器，从而间接实现激光器在硅片上的集成[42]，另一方面已有研究提出了基于 Ge/Sn 和 SiGeSn 材料的全Ⅳ族元素的连续波半导体激光器，能够直接在硅上生长，从而实现激光器与其他光学元件的硅基单片集成[43]，诸多研究成果都显示出未来硅基片上激光器有望实现，从而解决现阶段 ONOC 的集成度问题。

ONOC 还需解决生态问题，加速技术方案成熟，支撑未来规模化应用。光子器件温度敏感，激光器组件易产热，需额外热管理设计。在光计算普及前，信号处理仍需要依赖电器件完成，ONOC 在信号传输前后需要经过电光转换和光电转换，而这些转换过程会引入额外的延迟和功耗，可能抵消部分 ONOC 的性能优势[44]。现有的芯片设计工具和流程主要针对电互连优化，缺乏对光互连的支持，设计人员需要开发新的工具和方法来支持ONOC 的设计和验证。尽管如此，随着技术的不断革新，ONOC 正逐步展现出其作为未来高性能计算和通信芯片核心解决方案的巨大潜力。

3.2 无线互连

无线通信技术通过射频信号进行数据传输，使用自由空间作为通信传输介质，与传统的有线互连相比，能够避免复杂的物理布线过程，在芯片内部，由于工艺的不断微缩，布线空间日益紧张，而无线通信技术在此背景下展现出了其独特的应用潜力。同时，NOC 架构虽然通过引入路由器成功避免了交叉开关架构的布线复杂度问题，但在交叉开关架构下两个通信的主从模块确定后，即可以建立链路，通过直连的方式通信，而在 NOC 中链路由多个路由器互连组成，导致存在“多跳”传输问题，带来更多的延迟[45]。采用传统的有线 NOC 时，信号在传输过程中，往往需要在收发双方之间经过多个路由器的中转。在 2010 年前后，LEE[46]、DITOMASO[47]等多个学者先后开始推动无线片上网络（WiNOC）的研究工作，WiNOC 通过收发器、射频器件和天线等将电信号转换成电磁波，在收发双方之间建立直接连接，能够有效避免多跳通信带来的延迟。无线通信不受物理布线的限制，能够动态适应不同的通信需求，适应动态任务分配，支持更复杂的网络拓扑[48]。此外，与有线通信主要支持一对一的单播互连方式不同，无线通信还可以实现一对多的多播通信，可以在一对多的数据通信场景中提高传播效率，减少由于阻塞造成的延迟[49]。图 9 为片上无线互连示意图。

无线通信方式面临功耗高、噪声干扰频繁及设计复杂等挑战。芯片内部的无线通信可能受到电磁干扰的影响，尤其是在高密度集成的环境中，多个天线同时工作可能导致信号冲突和噪声问题，需要设计高效的抗干扰机制和多信道管理策略[50]。芯片上集成微型天线要求高精度制造工艺，天线性能（增益、方向性等）直接影响通信质量，其尺寸与布局需与芯片其他组件协调，从而增加了设计难度。在短距离通信中，无线通信的功耗也可能高于有线互连，需要进一步优化器件能耗[51]。同时，除了片上无线互连自身成熟度不足的缺陷外，现阶段应用需求的缺失则是导致缺少企业开展 WiNOC 工程化的重要原因。由于芯片内部各芯粒之间的相对空间位置固定，在尚未达到承载极限之前，有线连接方式具有的可靠性优势和互连速率优势是无线互连方式无法提供的。预计在更远的未来，随着封装内芯粒规模的不断提升，有限的布线空间难以承载愈发复杂多样的互连需求，过于复杂的网络结构导致由于路由带来的延迟问题更加严重，权衡利弊下届时无线互连在稳定性和速率方面的劣势可能将不再重要，无线互连不占用布线空间的优势将得以凸显，或将能够被产业界接受，扮演有线互连的辅助角色。

4 总结与展望

随着人工智能等技术的规模化应用，社会对算力的需求不断增长，成为现阶段推动处理器芯片发展的核心因素。在“摩尔定律”发展放缓的情况下，先进封装技术已经成为处理器芯片产业应对大算力需求的有效方式，被国内外主流 CPU、GPU、人工智能芯片厂商所广泛使用。一方面，区别于基于图形微缩的传统发展模式，先进封装技术驱动的晶体管规模增长从二维平铺转向三维堆叠，对片上互连技术提出了新需求，硅中介层、混合键合等技术的出现为芯粒的三维堆叠带来了有效的互连手段，随着未来制造工艺、热管理技术、片上网络架构算法等技术的不断突破，三维堆叠技术将获得更多应用，一个封装内的芯粒数量必将规模化增长。但是，晶体管数量的增加必将导致片上互连需求的不断增加，金属互连线的延长将导致更多的时延、功耗[52]，并同时增加布线的复杂度，传统的有线电互连模式将面临前所未有的挑战。先进封装技术通过模块化拆分芯片，为光电混合芯片的发展开辟了新机遇，使得在光计算尚未成熟的情况下，光互连技术有望率先在片上互连领域获得应用，用以提供更大的带宽和更低的功耗。而随着芯粒规模的不断增长，在基于金属线和电信号的有线互连方式在时延、功耗、带宽、布线复杂度等方面表现出不可弥补的劣势后，无线互连技术也有一定潜力作为现有互连技术的补充，在未来实现获得规模化应用。

光互连预计将更早在大算力芯片领域获得应用。基于 CMOS 工艺的硅光器件制造技术正在不断发展，使得光互连器件能够与传统的电子器件更容易集成在同一芯片上，ONOC 的制造成本有望降低。在系统层面，光互连正在开始探索工程化，曦智科技的 Hummingbird 已经实现了基于 ONOC 的 64 个内核的多核处理器系统[41]。

随着工程化程度的不断加深，ONOC 低延迟、大带宽的特性对于高性能计算（HPC）、人工智能（AI）和机器学习（ML）等需要大量数据并行处理的应用场景尤为重要，同时随着绿色计算和算力能效要求的不断提高，与电互连的对比中 ONOC 的低功耗特性也将更加凸显光互连的优势。同时，光信号在传输过程中不易受到电磁干扰，且光波段具有高的物理安全性，ONOC 在防止信号泄漏和窃听等方面的优势也可能成为其规模化应用的助力。在未来，光计算技术的逐渐成熟化更有望替代现今基于电信号的计算芯片与 ONOC 相结合，在互连层面彻底规避光电转换带来的延迟与能量损耗。而在更加未来和前沿的量子计算领域，ONOC 也可以用于实现量子比特之间的高效通信。

未来 3D 集成芯片中可能将结合多种互连方式。从目前来看，至少在光计算技术全面成熟并完全替代电器件之前，基于电信号的有线、无线互连以及光互连都各有优劣势，多种互连技术的混合应用才能发挥各自优势支撑芯片实现更高的通信效率[53]。在三维空间内电芯粒的上下堆叠过程中，硅通孔、微凸块等方面能够更直接地提供垂直方向上的高密度互连，实现基于电信号的高速数据传输，无须进行光电转换。而光互连则更适用于水平面上各个芯粒之间的互连，利用光信号进行数据传输，在提供高带宽的同时降低能耗，并可以直连到芯片之外用于芯片之间的互连。而无线互连则可以在包含大规模芯粒的芯片内用于临时性的芯粒间信号传输，提供布线简单的数据传输通道，可以用于传输一些偶发性的控制信号或数据，作为有线互连的补充[54]。但相对而言，尽管基于 CMOS 的射频与天线技术不断发展，而与光互连不同，目前不存在基于 WiNOC 的工程化多核芯片系统，业界对于无线互连在片上网络上可行性仍在讨论之中。

5 结束语

随着社会经济发展对计算能力的需求不断提高，随着登纳德缩放定律逐渐失效，增加处理器芯片的核心数量已成为提升计算能力不可或缺的途径，而在“摩尔定律”演进放缓的背景下，提升核心数量的路径将逐渐从图形微缩转向先进封装，通过将大规模的芯粒封装在同一芯片内来实现更高的单芯片算力。在此背景下，先进封装技术将促使片上网络拓扑结构发生变革，实现从二维到三维的跨越式发展，使得上下堆叠的两个芯粒之间能够实现比水平放置更高的通信速率，但同时更多的芯粒数量和更复杂的拓扑结构也使得布线的复杂度明显提升，传统的铜线有线互连方式在延迟、功耗及带宽性能上存在一定的局限性，光互连、无线互连等新兴方向成为研究热点，尤其光互连技术已经开始探索实现工程化，未来预计将成为现有互连技术的补充，满足 3D 集成芯片中多样化的互连需求。

来源：半导体封装工程师之家一点号