摘要：即插即用的Chiplet是一个热门目标，但UCIe 2.0能让我们离这个目标更近一步吗？问题在于，当前该标准的推动者所追求的并非即插即用所要求的那种互操作性。
新的连接标准带来了性能提升和一系列新功能，但可能需要数年才能被广泛采用——且仍可能无法形成开放的Chiplet市场。
即插即用的Chiplet是一个热门目标，但UCIe 2.0能让我们离这个目标更近一步吗？问题在于，当前该标准的推动者所追求的并非即插即用所要求的那种互操作性。
UCIe 2.0于2024年8月发布，具有更高的带宽密度和更高的功率效率，以及支持3D封装、可管理的系统架构等新功能。该标准由主要行业领导者推动，包括日月光、阿里巴巴、AMD、Arm、谷歌云、英特尔、Meta、微软、英伟达、高通、三星电子和台积电。
但前沿需求可能与市场其他部分的需求不同，YorChip创始人Kash Johal表示：“标准由数据中心方面推动，相关PHY针对前沿节点，增加了复杂性。对于全球市场的其余部分，即低成本设备，目标在28nm到12nm之间，业界只想要标准化的构建模块，并通过FPGA或ASIC将这些模块连接起来。低端市场更需要标准化。这些客户非常重视复用性。如果你在设计前沿技术，用旧标准限制自己是毫无意义的。”
那么，这个标准究竟是为谁制定的呢？Fraunhofer IIS自适应系统工程部门高效电子领域的负责人Andy Heinig表示：“对于数据中心和人工智能加速器领域的应用来说，UCIe将确立其作为标准的地位。但对于其他应用领域而言，其面临的挑战是构建具有成本效益且性能可靠的小芯片解决方案，目前尚不清楚UCIe是否是合适的标准。在这些情况下，可能需要对其进行进一步的扩展或修改，甚至可能需要一个不同的标准。”
在数据中心领域，没有人寄望于第三方Chiplet市场。Blue Cheetah公司CEO Elad Alon称：“像UCIe这样的标准，在不妨碍自身发展的情况下，作为一种基线架构和基线功能集是很有用的。一旦有某个可以调节的因素能让你实现更低的成本或功耗，你就会去利用它，因为你并没有真正放弃互操作性，只是为最终产品争取到了一些好处。”
业界希望新标准带来的益处能在更大的市场中得到体现。Cadence公司硅解决方案集团芯片间接口IP产品营销总监Mayank Bhatnagar认为：“对于那些双方协同设计的专属Chiplet来说，UCIe 2.0可确保实现内部高效集成。而对于第三方生态系统而言，其标准化的接口以及测试/调试功能可促进不同供应商之间实现无缝的互操作性，从而推动更广泛的应用。”
要实现广泛应用，仍然存在一些障碍。新思科技（Synopsys）高性能计算IP解决方案产品管理副总裁Mick Posner表示：“要让一个市场蓬勃发展，就需要更高的互操作性。这仍然是一项新兴技术。在过去的一年里，我们见证了新的封装技术的问世。如果你关注高性能计算领域，就会发现封装技术尚未统一。目前有EMIB技术和CoWoS技术，它们都在竞相展现彼此之间的差异，但从技术层面来看，它们尚未达成统一。尽管芯片间的规格已经成熟，获取相关技术也变得更加容易，但（不同技术之间）还是无法做到随意搭配使用。”
2.0标准的新特性
该标准在几个方面都有了改进。Blue Cheetah的Alon表示：“UCIe2.0标准做了很多很不错的改进。它在3D方面的工作完成得非常出色，充实了很多细节内容，拓展了空间和配置的范围。它正朝着正确的方向发展。”
虽然目前很少有人真正在研发3D芯片，但从长远来看会有诸多益处。YorChip的Johal说：“从互操作性的角度来看，UCI 3D非常出色，因为（芯片间的）传输通道几乎可以忽略不计。一个芯片与另一个芯片进行通信。PHY部分非常简单。基本上就是一个反相器，所以即便这是两个芯片，但它们几乎就像在同一个芯片内部一样。没有串行化处理，没有训练过程，没有DLL，也没有均衡处理——所有那些耗费功耗的复杂操作都不存在。”
要实现这一目标还需要几个步骤，西门子数字工业软件的工程站点负责人Luis Rodriguez认为：“UCIe 1.1标准在PHY和芯片间层提供了互操作性，但在软件和管理层却没有。大多数UCIe 1.1标准的项目都是单个芯片对单个芯片的连接。而UCIe 2.0标准，由于具备系统架构和管理层，应该能够支持复杂的拓扑结构，并且为在具有复杂UCIe拓扑结构的封装上进行管理、调试和运行诊断工具提供一种标准方法。”
其他人也表示认同。新思科技的Posner说：“比方说，系统内有多个Chiplet。系统需要启动，而且需要有一个能在UCIe的主通道或边带通道上运行的协议来管理系统的启动过程。系统内会有一个芯片充当系统的协调器。也许这个芯片上有主可测试性端口，比如是一个JTAG端口或其他类型的端口。在UCIe 2.0标准出现之前，对于管理这种系统的协议并没有标准的定义。但这还不止于此。这也涉及到可测试性方面，可能存在一个从根本上来说只有UCIe接口的芯片。那么在系统中该如何管理它的可测试性呢？UCIe 2.0定义了一些超出物理协议范围的系统功能，同时还明确说明了如何通过主接口或边带接口进行交互。”
并非所有人都支持这一做法。Alon表示：“还有其他方法可以解决同样的这些问题，这些方法在开销和相对于您想要获得的功能的侵入性方面进行了一些权衡。如今，每个人都有不同的方式来处理这些事情，而且这些方式都是针对略有不同的用例进行了优化的。”
但标准化也带来了其他好处。西门子公司的Rodriguez表示：“就管理层而言，UCIe 2.0标准具有前瞻性，它提供了一种标准化的方式来管理Chiplet，并进行测试和调试，达到最优化设计。这不仅为Chiplet供应商开发软件提供了机会，也为EDA供应商开发用于测试这些Chiplet的额外工具提供了契机。我认为企业不能只是简单地把Chiplet封装在一起就行。他们会对这些Chiplet单独进行测试，并且会结合UCIe 2.0标准来测试。新增的管理功能和最优化设计相关内容使得企业能够以一种标准的方式来进行这些操作。”
开发链的所有环节都需要加以考虑。SmartDV的营销副总裁McKenzie Ross表示：“先进的可管理性特性和协议使得在多Chiplet系统中能够实现精确的内存访问和高效的通信。通过解决系统集成和生命周期管理方面的复杂问题，UCIe 2.0简化了基于Chiplet架构的应用。随着它逐渐成为逻辑Chiplet领域新兴的标准，全面的验证对于确保合规性和可靠性来说就变得至关重要了。”
即插即用Chiplet的前景
如今，Chiplet技术仍处于前沿领域，只有少数能够承担得起成本的企业才能使用。Rodriguez表示：“在过去的一年里，我们只看到了两三个关于Chiplet的发布消息，这些Chiplet理论上是可以直接购买现货，并与你自己定制的逻辑芯片一起封装使用的。我们预计在未来两年内会有一些采用UCIe 2.0标准的项目流片。其核心理念在于，你应该能够降低自身项目的复杂性，通过购买现成的Chiplet来实现特定功能，比如添加FPGA、人工智能加速器、在封装中增加内存等，然后你只需专注于这些不同模块的集成以及管理工作。但现在就下结论还为时尚早。”
而且还必须有一个令人信服的理由来推动采用Chiplet技术。Posner表示：“多芯片设计的一个不为人知的事实是，它会增加设计的复杂性。不过，多芯片设计的价值非常高，以至于企业愿意承担这种复杂性来解决一系列问题。可能是他们遇到了光罩尺寸的限制，也可能是他们想要实现计算性能的扩展。他们愿意接受这种额外增加的复杂性。我们的目标是不断改进我们提供的产品，以便以更无缝的方式实现这一点。到那时，这不仅仅是一个知识产权（IP）的问题。还必须包括工具、生态系统、设计流程、参考设计，甚至一直到整个Chiplet的潜在参考方案。”
虽然UCIe解决了两个芯片之间如何通信的问题，但其他问题依然存在。Alon说：“定义互连有点本末倒置了。即使我们彻底解决了这个问题，也不一定就能给我们带来即插即用的Chiplet。在Chiplet层面，脱离了接口，你是无法实现即插即用和互操作性的。”
多个层面都存在着问题。Alphawave Semi公司的产品营销经理Soni Kapoor表示：“UCIe 2.0标准朝着正确的方向迈出了一步，它提供了一个更完整的互连平台，涵盖了电气层、PHY和协议层，以及可测试性和可管理性方面——即两个芯片之间如何相互交互、我们如何对其进行测试、如何加载固件（FW）。与行业内的其他方案不同，在那些方案中，SoC基础设施将所有这些方面都作为定制解决方案来确定和开发，而UCIe标准是行业内首个将这些方面整合在一起的标准。新的规范为系统级封装（SiP）的用户提供了一个良好的平台，使他们能够根据自己特定的解耦需求来采用和配置该标准。
然而，对于使用流模式的协议层，目前仍然没有实现标准化。Kapoor说：“当前的Chiplet设计需要一种低延迟的数据分组方法，这有待其他行业生态系统来接手并针对特定应用进行优化。这一空白导致出现了一些专有解决方案，这些解决方案优化了低延迟、低功耗和高带宽的数据路径。我们也很高兴看到Arm推出的扩展其AMBA协议家族的新举措，以支持采用者可以使用的一致的c2c（现在也是d2d）规范，而且我们认为会有更多类似的例子，会以UCIe PHY作为基础，来开发特定的新协议应用层。”
封装方面也带来了其他挑战，Johal表示：“对于像高带宽内存（HBM）这样的先进封装技术，它确实能发挥作用。这是一个更简单的通道，因为在互连一侧只有两毫米的距离。对于高性能数据中心领域的从业者来说，这才是现实情况。对他们而言，成本不是问题。尽管使用先进封装设备更容易实现互操作性，但人们在商业市场上却无法真正使用这些设备。这并不像从别人那里购买一个PHY芯片，然后一下子把自己的芯片组装起来，就能做出一个可供人们购买的Chiplet那么简单。在封装以及互操作性方面都存在着巨大的问题。”
复杂性存在于每个阶段。QuickLogic产品管理高级总监Mao Wang表示：“芯片如何互连，硅通孔（TSV）在哪里，以及人们试图解决的所有这些物理封装问题都有物理定义。Chiplet之间也存在着逻辑互连问题。如果你有一个来自供应商A的Chiplet和一个来自供应商B的Chiplet，你如何确保这两个芯片能够通信呢？使用基于FPGA的Chiplet可以解决这个问题。现在，你能够在UCIe物理层之上定义任何你想要的协议。无论你想以何种方式将数据从一个Chiplet发送到另一个Chiplet，我们都能够实现通信。这一点很重要，尤其是当我们着眼于一个能够从小芯片技术中受益的更主流的市场时。”
必须有人来定义Chiplet的物理形态。Alon表示：“OCP开展了开放Chiplet经济计划，并且正在试图定义这些小芯片插槽。另一个引起广泛关注的事件是由美国《芯片法案》资助的国家先进封装计划发布的资助机会公告。其中一个部分就是定义特定的Chiplet。他们想了解这些Chiplet是什么样的、如何组合在一起以及有什么功能。在你的系统设计中，对于那些特定的位置，你可以插入哪些第三方设备。即插即用这一愿景的吸引力非常大，以至于人们围绕着如何实现它展开了大量的讨论并付出了不少努力。”
成本仍然是一个巨大的障碍，Johal说：“还有另一个标准叫做BoW（bunch of wires），它可以针对标准封装，这是开始使用Chiplet的最简单方法。它们可以在无终端匹配的情况下驱动大约10毫米到15毫米的通道长度，有终端匹配时可达25毫米。如果你采用64位链路，这是一种点对点连接。你需要64个接收链路，还需要64个发送链路。这需要一整套引脚。如果引脚间距为130毫米，那么每个链路大约需要6平方毫米的面积，而一个链路有两个这样的部分。从成本角度来看，这是不可行的。另一个挑战是，为了让这样长度的链路能够正常工作，信号完整性和电源完整性就会成为非常棘手的问题。如果你有一条大家都想要的长链路——即使使用来自同一供应商但采用不同制程节点的PHY芯片——要让它在长距离传输以及不同材料的情况下正常工作，情况会一团糟。”
各方正在组建合作关系，以帮助解决其中的一些问题。Posner表示：“有机基板技术更为统一，因为它是一项更为成熟的技术，但它并不适用于许多高性能计算的扩展需求。它无法提供足够的带宽密度。而且它非常侧重于封闭的生态系统，因为在这个生态系统中的每一方都必须保持一致，这样所有的组件才能相互搭配使用。汽车行业就存在这种情况。这些小型生态系统正在形成，在这些生态系统中，供应链的视角是封闭的。多芯片设计的障碍正在降低，这是因为技术日益成熟，可用的工具、生态系统和知识产权也在不断完善，同时现在也有了丰富的专业知识和参考案例。我们终将达到一个阶段，那时最佳实践将会得以确立。”
其他竞争者
封闭的生态系统也能够实现更具专业性的解决方案。Eliyan战略营销副总裁Kevin Donnelly表示：“UCIe非常适合许多Chiplet应用，不过，对于一些具有非对称数据传输特点的应用，比如传感器和内存，可能需要更专业的互连方案。基于标准的方法对于未来实现开放的Chiplet经济和市场至关重要。由于如今很多Chiplet的应用实施都是由大型的早期采用者以专属的方式来完成的，在那些大批量应用中，可能会继续使用更专业、优化的互连方案。”
尽管UCIe可能满足现有用户群的需求，但它并不能涵盖所有方面。西门子的Rodriguez表示：“UCIe无法满足所有市场的所有需求。我们确实看到了其他竞争解决方案。例如，BoW目前正在致力于定义一种内存特定模式，而这是UCIe没有涉及的。BoW的可定制性更强，能满足专用Chiplet的需求，但在促进开放Chiplet市场的互操作性方面，UCIe要领先得多。如果你有不同的带宽要求，或者非对称带宽要求，那么UCIe无法解决这些问题。”
UCIe正试图走在市场需求前面。Rodriguez补充说：“与我们在其他标准（如PCI Express）相比，UCIe发布得很早。他们发布了UCIe 2.0的最终标准，而我们才刚刚看到首批实施该标准的项目。对于PCI Express，IP公司会从规范的0.5标准开始实施IP。UCIe似乎采取了先创建规范并在被采用之前就发布的方式。”
存在一种风险，即它没有解决真正的需求。Alon表示：“我认为，Chiplet最终会配上插槽，而且人们会非常仔细地为自己特定的用例去定义它们。在绝大多数情况下，不太可能真的需要那么复杂的东西。对大多数情况而言，额外的开销让人头疼。我这里说的更多是关于系统管理、启动，以及那长达几百页的标准规范。”
偏离重点
UCIe究竟是能促成一个开放的Chiplet市场，还是仅仅满足现有采用者的需求呢？这是一个关乎Chiplet可能给主流市场带来何种优势的问题。
AlphaWave Semi的Kapoor表示：“如今，用户能够接受基于芯片组的设计，因为他们需要更高的计算能力、更大的输入输出带宽和更高的内存带宽。Chiplet并不适合所有人。UCIe在细分市场方面做得很好，它基于低成本标准封装和高端先进封装提供解决方案，在2.0标准中甚至为像3D这样更昂贵的系统引入了一种选择。有一种误解认为，UCIe会产生额外开销，而且如果你想符合所有的标准预期，你的D2D系统就无法实现最优化。在PHY没有什么神奇之处，你需要解决封装通道问题，UCIe标准在优化PHY方面做得很好，可以针对这些用例和尺寸规格进行优化。”
在Chiplet能够从商业市场上直接获取并应用于任何设计之前，还有很多工作要做。QuickLogic的Mao Wang表示：“Chiplet概念的关键在于，有能力使用经过验证的Chiplet的中型公司能够降低成本。他们希望创造出独特的产品，而不必从头开始构建整个ASIC，否则这将花费他们更长的时间，且开发成本也更高。”
成本仍然是一大障碍。Alon表示：“从技术角度和最终量产成本的角度来看，对于初创企业而言，采用Chiplet式的设计可能是有意义的。但这确实意味着他们需要多套掩膜版，要进行多次流片。将这种方式的初始非重复性工程成本（NRE）与采用先进工艺节点的更大的单芯片进行比较，这并非一个简单的权衡问题。在某些情况下，采用单芯片解决方案推出首款产品的NRE可能更低。这是一个复杂的问题。在工程领域，很多事情都是如此。一旦你拥有了足够大的市场和足够大的业务规模，在稳定状态下你会采取的做法，可能与进入市场时必须采取的做法大不相同。”
这种情况未来可能会改变，但不是现在。Mao Wang表示：“如果你是一家中型公司，并且正在从两三家供应商那里寻找Chiplet，你可能不会想要采用超级先进的封装技术。因为那会耗尽你大部分的成本，你还不如直接去制造一个ASIC。”
来源：集微网
