摘要：3D集成是实现“多芯片异构集成”的关键技术，也是产业界对系统级“功耗-性能-面积-成本”持续增益需求的回应。3D堆叠正被引入电子系统层级的各个阶段，从封装级一直下沉到晶体管级。为此，多年来已衍生出多种3D互连技术，其互连节距从毫米级到
Wafer-to-wafer hybrid bonding
3D集成是实现“多芯片异构集成”的关键技术，也是产业界对系统级“功耗-性能-面积-成本”持续增益需求的回应。3D堆叠正被引入电子系统层级的各个阶段，从封装级一直下沉到晶体管级。为此，多年来已衍生出多种3D互连技术，其互连节距从毫米级到
Fig.1: The imec 3D interconnect technology landscape.
直到最近，wafer-to-wafer hybrid bonding 的大规模量产仍主要局限于“图像传感器堆叠在信号处理电路上”这一领域。如今，该技术开始被用于在3D NAND顶层集成CMOS外围电路。这些商业应用充分利用了混合键合“每平方毫米可集成百万级互连”的能力，其关键是Cu互连节距已微缩至约1 µm。另一大优势在于，它能“混搭”不同材料、不同功能以及不同世代的CMOS工艺。
Fig.2: Imec’s 3D interconnect technology scaling roadmap
未来几年，预计其应用范围将大幅扩张。借助系统-技术协同优化（STCO），电路划分将下沉到更低的设计层级——可细化至功能模块甚至标准单元层面。我们已经看到首批“存储器上逻辑”（memory-on-logic）方案的发布，例如SRAM直接堆叠于逻辑芯片之上，这成为推动先进晶圆对晶圆混合键合发展的主要动力之一。要充分释放其潜力，研究人员必须将互连节距进一步缩至远小于1 µm。
Hybrid bonding 工艺流程
Fig.3: The classical wafer-to-wafer hybrid bonding process flow.
如今的混合键合从两张已完成功能前端（FEOL）与多层后端（BEOL）的300 mm晶圆开始。前半段类似片上BEOL大马士革工艺：在键合介电层（通常为SiO₂）上刻出微腔，依次沉积阻挡层、种子层与Cu，再进行化学机械抛光（CMP）。该CMP需达到整片纳米级均匀度，使介电表面极致平坦，同时让Cu盘略陷数纳米。经高精度对准后，两晶圆在室温下自中心点接触，表面吸附产生“键合波”，由中心向边缘迅速闭合缝隙。随后升温退火，完成介电-介电与Cu-Cu的永久键合。
挑战
随着应用范围向“前端附近”拓展（如逻辑-on-逻辑、存储器-on-逻辑），键合节距需进一步缩小，且键合后仍需大量加工。
典型例子是背面供电网络（BSPDN）：首片晶圆正面先与承载片键合，随后将其背面磨薄，完成n-TSV刻蚀、金属填充与背面金属化，即部分“最粗”供电互连要在键合后才形成。这类场景对现有流程提出更严苛的缩放要求：Cu-Cu对准精度、键合前晶圆洁净度与形貌、微节距下介电与Cu盘的键合强度，均成为主要瓶颈。
Hybrid bonding improve
在2023年国际电子器件会议（IEEE IEDM 2023）上，imec报告了重要的创新成果，为实现前所未有的400纳米互连间距铺平了道路。这些成果来自于一项全面的研究，该研究考察了晶圆对晶圆混合键合的各个方面。为补偿缩小和对准限制而进行的设计改进。imec的研究人员首次提出了一种测试载体设计，采用六边形网格和圆形铜（Cu）焊盘，而不是传统的正方形网格以及正方形或圆形焊盘设计。这种新设计具有多项优势。它可以以最密集的方式排列铜焊盘，使所有相邻焊盘之间的距离相等。因此，在进一步缩小尺寸时，这种配置更容易控制铜焊盘密度，同时最大化铜焊盘的尺寸和间距。该团队还在研究使用等垫设计或不等垫设计的影响。在后一种情况下，上层晶圆的铜焊盘关键尺寸比下层晶圆小。不等垫设计具有几项优势，包括更大的键合对准容差、更小的寄生电容以及在小互连间距下更高的介质击穿强度。
在两片晶圆键合之前，两片晶圆的表面必须极其平整且干净，才能实现可靠的混合键合工艺。因此，化学机械抛光（CMP）是一个非常关键的工艺步骤。它还确保铜焊盘的均匀凹陷，即在键合之前，铜保持在介质表面以下几纳米。这是为了在退火后实现无空洞键合。通过将先进的CMP工艺与布局设计中的虚拟焊盘相结合，研究人员成功地在整个晶圆上精确控制了铜焊盘的高度和表面形貌。
SiCN介质
imec此前曾提议将SiCN作为小互连间距的首选介质。与SiO₂表面相比，SiCN表面展现出更高的键合能量——这意味着需要更多的能量才能打破键合。此外，SiCN作为铜的扩散势垒和晶圆钝化层，能够阻挡气体扩散，从而实现更热稳定的键合界面。这些特性在缩小混合键合互连间距时变得越来越重要。基于纳米压痕法——一种新兴的键合强度评估技术——的测量结果证实，SiCN-SiCN键合强度显著优于SiO₂-SiO₂键合强度。在仅250°C的后键合退火后即可获得高键合强度，并且在更高温度下不会退化。
400nm间距互连
利用上述见解，研究人员进行了先进的晶圆对晶圆铜/SiCN键合工艺。实际键合是使用一台配备先进对准功能的商用高质量晶圆键合设备完成的——这种设备对于工艺的成功至关重要。成功键合了300毫米晶圆，实现了具有前所未有的400nm间距的铜互连。
Fig.4: TEM image showing multiple Cu pads connected at 400nm pitch (equal pad design).
Fig.5: Zoom in on 400nm pitch long daisy chains in equal pad design, used to evaluate the Cu-Cu connectivity（IEDM）
结果表明成功控制了铜/硅碳氮化物（SiCN）表面形貌，实现了精确对准（对准精度低于150纳米），并且具有良好的电气性能（即单个接触电阻低）。
对准精度的需求
团队首次研究了键合对准精度与可靠性（即介质击穿和产量）之间的关系。结果证实，在小互连间距下，不等垫设计的铜焊盘比等垫设计的铜焊盘具有更高的介质击穿强度。团队还得出结论，对于这些400纳米的互连间距，为了在大批量制造中获得足够的产量，对准精度需要小于100纳米。因此，满足未来三维系统级芯片（3D-SOC）设计的需求，对下一代晶圆键合设备的对准精度提出了极高的要求。
结论
晶圆对晶圆混合键合作为一种有前景的三维集成技术，能够实现不断增加的输入/输出（I/O）密度和功能芯片之间更高效的连接。为了实现像逻辑芯片上的存储器这样的应用——在这种应用中，wafer to wafer 键合发生在前端附近——铜互连间距的缩小必须达到极限。改进网格设计、增强表面形貌控制、使用硅碳氮化物作为介质、对键合机制的基本理解以及对准精度的提高被确定为实现400纳米（及以下）间距下电气功能和可靠的铜互连的关键推动力。这些结果为开发具有更小互连间距的未来晶圆对晶圆键合工艺奠定了基础。
1.https://www.imec-int.com/en/articles/wafer-wafer-hybrid-bonding-pushing-boundaries-400nm-interconnect-pitch
来源：卡比獸papa
