摘要：将涵盖那些能够推动逻辑晶体管和互连技术持续向1nm节点及更先进制程演进的工艺技术。衡量逻辑密度的关键指标是 “逻辑单元宽度 × 逻辑单元高度” 的乘积。栅极间距的微缩是逻辑单元宽度微缩的关键因素。为实现这一点，栅极长度、栅极侧壁宽度和接触特征尺寸的微缩是必要的

摘要：将涵盖那些能够推动逻辑晶体管和互连技术持续向1nm节点及更先进制程演进的工艺技术。衡量逻辑密度的关键指标是 “逻辑单元宽度 × 逻辑单元高度” 的乘积。栅极间距的微缩是逻辑单元宽度微缩的关键因素。为实现这一点，栅极长度、栅极侧壁宽度和接触特征尺寸的微缩是必要的。与鳍式场效应晶体管(FinFET)相比，全环绕栅极(GAA)技术改善了静电特性，并能够实现栅极长度的持续微缩。为了在确保晶体管良率和可靠性的同时减少寄生电容和电阻的增加，材料方面的创新是必不可少的。

在逻辑单元高度方面，布局优化和晶体管结构创新以及互连金属间距的微缩对其微缩起到了重要作用。随着金属间距的微缩，铜互连的扩展已采用了持续的RC(电阻-电容)降低技术。最终，在10nm及以下的关键尺寸(CD)中，需要考虑性能优于铜的替代金属。在布局和晶体管结构创新方面，背面供电网络(PDN)是一种有吸引力的选择，可以提高面积利用率和性能。此外，由堆叠晶体管组成的互补场效应晶体管(CFET)一种很有前景的架构，能够实现逻辑单元高度的持续缩小。为了实现这些技术进步，不仅需要在薄膜、刻蚀、光刻和湿法工艺方面持续改进工艺和设备，还需要在晶圆键合和减薄技术方面取得进展。除此之外，本次演讲还将回顾极紫外光刻(EUV)相关解决方案的最新进展，包括自对准图案化技术。

Outline

逻辑技术路线图：通用版

晶体管微缩与工艺技术

全包围栅纳米片(GAA NS)

全包围栅纳米片(GAA NS)可实现更低的漏电流(通过厚度控制)以及更高的导通电流(通过堆叠实现)。

全包围栅纳米片(GAA NS)工艺流程

(1) 对硅(Si)具有选择性的化学干法锗硅(SiGe)刻蚀

通过化学干法刻蚀实现了高选择性且均匀的锗硅(SiGe)刻蚀。

(2) 采用低温浅沟槽隔离(STI)氧化物的浅沟槽隔离(STI)衬垫层

保持锗(Ge)轮廓有助于更好地控制纳米线的形状。

利用等离子体进行薄膜改性

通过提供低电子温度、高密度自由基来改善薄膜质量。

(3) 采用450°C的低介电常数(LK)硅氧碳氮(SiOCN)材料填充内部间隔层

通过调整工艺配方可以调节薄膜成分,同时保持高抗湿法刻蚀性能。

将全包围栅纳米片(GAA NS)技术拓展至1.4nm(14A)及更先进制程

为了实现全包围栅纳米片(GAA NS)技术的拓展，需要进行超薄膜多层介电薄膜的沉积工艺。

多层薄膜技术实现 (1)

介电常数(k值)可以通过不同的成分和独特特性进行调节。

多层薄膜技术实现 (2)

东京电子公司(TEL)的薄膜沉积设备可制备出各种高质量的薄膜。

适用于1.4nm(14A)及更先进制程的金属有机层(MOL)

为了实现全包围栅纳米片(GAA NS)技术的拓展，需要低电阻金属材料以及高选择性的刻蚀解决方案。

用于自对准接触(SAC)的准原子层刻蚀(Quasi-ALE)

准原子层刻蚀(Quasi-ALE)技术在二氧化硅(SiO2)刻蚀中实现了超高的氮化硅(SiN)选择性。

自对准接触(SAC)工艺中的吞吐量提升

在AP工艺中,吞吐量提升了64%,且性能略优于准原子层刻蚀(Quasi-ALE)。

基于化学气相沉积(CVD)钛硅化物上的钌(Ru)接触栓塞

钌是低电阻金属有机层(MOL)接触和过孔的下一个候选金属材料。

用于实现更多纳米片(NS)堆叠的金属侧壁源漏(MSW S/D)

顶部接触处的电流聚集会导致沟道无法有效利用,随着沟道数量的增加,速度会下降。金属侧壁源漏(Metal sidewall source drain,MSWS/D)可以解决这一问题。

互补场效应晶体管(CFET)：三维结构

通过晶体管垂直堆叠实现单元面积微缩

俯视图

互补场效应晶体管(CFET)：东京电子公司(TEL)的技术贡献

互补场效应晶体管(CFET):

单片集成(Monolithic)与顺序集成(Sequential)

单片集成互补场效应晶体管(Monolithic CFET)

①高深宽比前端制程（FEOL）工艺

②垂直双外延(EPI)集成

③底部接触集成

④在互补场效应晶体管(CFET)上实现背面供电网络(PDN)功能

⑤垂直多重晶圆薄膜(Wafer Film，WFM)集成

⑥顶部接触集成(包括层间连接通孔)

需要精密的垂直集成方案和可行性工艺技术。

单片集成互补场效应晶体管(Monolithic CFET)：

高深宽比的前端制程(FEOL)工艺

单片集成互补场效应晶体管(Monolithic CFET):

双外延(Dual EPI)工艺

单片集成互补场效应晶体管(Monolithic CFET):底部接触集成

单片集成互补场效应晶体管(Monolithic CFET):顶部接触集成

单片式互补场效应晶体管(CFET)：多重湿法刻蚀模块集成

中间介电隔离(MDI)

IMEC(比利时微电子研究中心)提出了中间介电隔离(MDI)技术，以实现内部间隔层的形成和多阈值电压(multi-Vt)的图案化。

多层薄膜技术的实现：再探讨

在互补场效应晶体管(CFET)时代，对多层薄膜的需求进一步提高了。

互补场效应晶体管(CFET)上背面供电网络(PDN)技术的实现(1)

为简化起见，省略了多层互连的图示。

互补场效应晶体管(CFET)上背面供电网络(PDN)技术的实现(2)

互补场效应晶体管(CFET)上背面供电网络(PDN)技术的实现(3)

单片集成互补场效应晶体管(Monolithic CFET): 最终横截面

顺序集成互补场效应晶体管(Sequential CFET)

①增加层间键合电介质→更长的层间通孔=寄生电阻

②沟道到栅极的通孔布局导致更长的金属栅极=寄生电容

③在顶层晶体管工艺中，热预算需限制在

需要低晶圆畸变键合技术以实现RC优化，随后进行低热预算的顶层工艺。

熔融键合工艺流程

晶圆畸变优化

通过设备和工艺参数实现了显著的改进

紫外光表面改性技术

紫外射频(UVRF)工艺

改善了薄膜质量，增强了界面可控性

低温、高质量的层间(绝缘)二氧化硅(IL SiO2)工艺，适用于互补场效应晶体管(CFET)时代。

互连微缩与工艺技术

背面供电网络(Backside PDN)

背面供电网络(PDN)不仅是性能优化的关键,也是实现尺寸微缩的重要工具。

背面供电网络(PDN)的关键工艺技术

关键支持技术包括:

(1)低畸变晶圆键合;

(2)

背面接触：实现400°C温度下的硅化物工艺

通过特殊工艺配方成功实现了低温、高底部覆盖的硅化物制备。

钌(Ru)用作铜后互连材料

与铜相比, 使用钌(Ru)能使窄线电阻更低, 原因在于: (1)对散射的敏感度较低；(2)无需阻挡层。

节距小于20nm高深宽比(AR)的减成法蚀刻工艺

东京电子(TEL)的导体蚀刻技术展示了节距为18nm的钌(Ru)减成法蚀刻工艺：其深宽比也是可变的。

钌(Ru)减成法互连线路电阻

更高深宽比的钌(Ru)线路能够在不显著降低良率的情况下, 实现更低的线路电阻。

使用挥发性材料形成空气间隙

在相同电阻和相似漏电水平的情况下，电容降低了30%。

减成法互连结构上的空气间隙 (1)

成功展示了在36nm间距的减成法钌(Ru)互连结构上形成空气间隙的技术。

减成法互连结构上的空气间隙 (2)

与传统的铜镶嵌互连技术相比，电容降低了25%。

减成法互连结构上的空气间隙 (3)

随着互连结构深宽比的增加, 空气间隙带来的相对益处也会增加。

极紫外光刻(EUV)与图案化技术

Sub-30nm的线宽/线间距(L/S)图案化工艺

极紫外(EUV)光刻技术面临的挑战

随机噪声

与氟化氩(ArF)光刻相比,极紫外(EUV)光刻吸收的光子数量减少了约14倍。

这导致较大的边缘粗糙度,成为图案缺陷的来源之一。

自对准双重图形化(二次自对准)工艺

A线：芯轴形成

间隔层沉积与回蚀

B线：非芯轴形成(直接图形化）

图形转移→金属化工艺

(1)最小节距可由自对准双重图案化(SADP)技术来确定。

(2)金属线宽和间距可变；具备电阻-电容(RC)优势。

(3)由于采用了自对准技术, 相邻金属线之间不存在套刻误差。

自对准块(SAB)技术

预期设计

传统方式：双重光刻-蚀刻(LE2，即Litho-Etch Litho-Etch)

边缘位置误差（EPE）目标为节距的四分之一

自对准块(SAB)技术

边缘位置误差（EPE）目标为节距的四分之三

通过自对准块(SAB)利用多色薄膜之间的蚀刻选择性，实现了切割/阻挡结构的自对准。

极紫外(EUV)自对准双重图案化(SADP)工艺下用于28nm线宽/线间距(L/S)图形化的自对准块(SAB) (1)

在28nm线宽/线间距(L/S)的情况下, 展示了间隔层侧边切割工艺以及自对准栅极(SOG)色调反转工艺。

极紫外(EUV)自对准双重图案化(SADP)工艺下用于28nm线宽/线间距(L/S)图形化的自对准块(SAB) (2)

芯轴侧边切割工艺以及自对准栅极(SOG)色调反转工艺在28nm线宽/线间距(L/S)的情况下得到了展示。

极紫外(EUV)自对准双重图案化(SADP)工艺下用于28nm线宽/线间距(L/S)图形化的自对准块(SAB)(3)

合并切割

在28nm间距线宽/间距图案化中展示了芯轴侧边切割工艺以及自对准栅极(SOG)色调反转工艺。

极紫外(EUV)工艺路线图及面临的挑战

应对极紫外(EUV)技术挑战的整体解决方案

极紫外(EUV)光刻的光刻胶类型

化学放大光刻胶(CAR)

化学放大光刻胶(CAR)：已成为目前的主流光刻胶, 不含金属成分。

金属氧化物光刻胶(MOR)

金属氧化物光刻胶(MOR)：高EUV吸收率，减少图像模糊，提升分辨率-线宽粗糙度-灵敏度(RLS)性能。

通过ESPERTTM(技术或产品)实现光刻胶轮廓优势

ESPERTTM是一种新型显影工艺，具有高灵敏度和减少图案坍塌的优势。

在28nm线宽/线间距(L/S)的金属氧化物光刻胶(MOR)上采用ESPERTTM 工艺：良率

28nm线宽/线间距的开路短路图案的电子测试良率

显影方法

采用ESPERTTM工艺后，观察到电学良率有了显著提高。

在线宽/线间距为23nm的金属氧化物光刻胶(MOR)上应用 ESPERTTM工艺：面积电子感应电流(AEI)

ESPERTTM工艺在23纳米线宽/线间距(L/S)的面积电子感应电流(AEI)测试中，改善了显影时间至溶解点(DtS)的情况、降低了粗糙度，并减少了缺陷急剧增加的现象。

高数值孔径(High-NA*)曝光:

线宽/线间距(L/S)节距为20~16nm

ESPERTTM工艺可使精细节距图案的曝光剂量降低约26%，线宽粗糙度(LWR)降低15%~20%。

用于紧密节距图案化的准原子层刻蚀(Quasi-ALE)

准原子层刻蚀(QALE)

通用刻蚀选择性对比

准原子层刻蚀(Quasi-ALE)提高了二氧化硅(SiO2)与有机图案化薄膜之间的刻蚀选择性。

用于将图案转移至硬掩模(HM)中的准原子层刻蚀(Quasi-ALE)

使用准原子层刻蚀(Quasi-ALE)可以改善轮廓并优化掩模预算。

极紫外光刻(EUV)单次曝光(SE)/多图案化(MP)的最新性能

东京电子(TEL)正积极推动先进微缩技术，利用极紫外光刻(EUV)单次曝光(SE)和多图案化(MP)方案，将工艺缩小至14nm及以下，为高数值孔径(High-NA)时代做准备。

总结

来源：卡比獸papa