摘要：Serder速率从56G向112G甚至224G演进,铜缆传输速率也将向224Gbps发展，目前以太网速率已从1Gbps提升至800Gbps，未来将向1.6Tbps方向发展。Serder速率和以太网速率究竟什么关系？为何提到高速铜缆有说224G，也有说800Gb
Serder速率从56G向112G甚至224G演进,铜缆传输速率也将向224Gbps发展，目前以太网速率已从1Gbps提升至800Gbps，未来将向1.6Tbps方向发展。Serder速率和以太网速率究竟什么关系？为何提到高速铜缆有说224G，也有说800Gbps,今天我们给各位说说看。
以太网速率标准演进趋势
Serder速率与以太网速率的关系可通过以下分析进行说明
SerDes 全称是 Serializer（串行器）/Deserializer（解串器），是一种主流的时分多路复用（TDM）、点对点（P2P）的串行通信技术。在发送端，它将多路低速并行信号转换成高速串行信号，通过光缆或铜线等传输媒体传输，到达接收端后，再把高速串行信号重新转换成低速并行信号。
在 SerDes 流行之前，芯片之间大多依靠系统同步或源同步并行接口传输数据。但随着技术发展，传统并行接口弊端尽显。一方面，并行接口需要大量的连接线，，引脚数目多，布线复杂，不仅占用大量电路板空间，还极易引发布线冲突。而且，并行数据传输时，每个 bit 的传播延时难以保证一致，时钟到达不同芯片的延时也不同，这些因素大大限制了数据传输速度的提升，同步开关噪声（SSN）问题更是成为提高传输带宽的瓶颈。
相较而言，SerDes 技术优势突出。它充分利用通信信道容量，极大减少了所需的传输信道和器件引脚数目，使得信号传输速度显著提升，通信成本大幅降低。以常见的 DDR3 - 1600 为例，16bits 位宽的线速率为 1.6Gbps * 16 = 25Gbps，却需要 50 个引脚；而一个 SerDes 通道仅使用 4 个引脚（Tx + /- ，Rx + /- ），目前的 FPGA 就能做到高达 28Gbps 的传输速率。同时，SerDes 采用差分传输方式，抗噪声、抗干扰能力强，能有效降低开关噪声，并且具备强大的扩展能力，功耗和封装成本也更低。
SerDes 技术的结构剖析
速率演进关系
Serder是高速铜缆传输技术中的关键组件，其速率从56Gbps演进至112Gbps，甚至更高（如224Gbps）以匹配以太网速率的提升。目前以太网速率已从1Gbps提升至800Gbps，未来将向1.6Tbps方向发展。例如：
800G以太网对应Serder速率112Gbps（800/56=1.43，近似为2倍提升）；
若未来达到224Gbps以太网，Serder速率需提升至224Gbps（224/56=4倍提升）。
在通信系统中，SerDes（Serializer/Deserializer）速率和以太网数据速率之间的关系取决于具体实现和协议标准。以下是两者的关键概念及典型对应关系：
SerDes速率基本定义：
SerDes是一种将并行数据转换为高速串行信号的接口技术，其速率通常指单条串行通道的线速率（单位：Gbps）。例如，一个10 Gbps的SerDes通道每秒传输10Gbit的原始串行数据。
以太网数据速率定义：
以太网标准定义的速率是有效数据吞吐量单位：Mbps/Gbps），即MAC层可用的实际数据速率，不包括物理层编码开销（如前导码、帧间隔等）。
速率对应关系
以太网的实际线速率需考虑编码开销（如8B/10B、64B/66B等），因此SerDes速率通常高于以太网标称速率。常见对应关系如下：
编码开销会导致SerDes速率高于以太网标称速率（如1GbE需要1.25 Gbps的SerDes）。
高速以太网（如100GbE）通常通过多通道SerDes实现（如4×25 Gbps或10×10 Gbps）。
示例说明
10GbE与SerDes：
标称10 Gbps的以太网，因64B/66B编码（开销约3%），实际需要SerDes运行在10.3125 Gbps。
100GbE与4×25G SerDes：
通过4条25.78125 Gbps的SerDes通道实现100 Gbps的有效数据速率。
SerDes速率需根据以太网标准的编码方案和通道数量调整，通常满足：
理解这一关系对高速接口设计（如FPGA或ASIC中的PHY配置）至关重要。
来源：线缆行业朋友圈