摘要：3D-IC 和小芯片的概念让整个行业兴奋不已。它可能标志着 IP 行业发展的下一个阶段，但到目前为止，技术困难和成本限制了只有少数几家公司使用它。即使在这些公司中，他们似乎也没有看到异构集成或重用带来的好处。

实现这一目标的尝试并不新鲜。“十年前，我们试图创建一种用于构建芯片的架构，”Marvell 技术副总裁兼定制解决方案首席技术官 Mark Kuemerle 表示。“我们的目标是非常民主的，能够定义一种结构，人们可以将多个芯片组合在一起以构建给定的功能。神奇的是，通过将这些较小的芯片组合在一起，我们可以使用耗电少得多的接口。我们可以将过去庞大、耗电、复杂、昂贵的系统构建成基于芯片的系统，从而提高整体效率。更重要的是，它可以节省大量的开发成本，并大大节省整体芯片成本。但结果并非如此。我们最终的结果是，只有屈指可数的少数公司有能力开发芯片。”

那么为什么要这么做呢？其中一个主要驱动因素是，重要但不具差异化的内容数量不断增加。西门子 EDA 中央工程解决方案总监 Pratyush Kamal 表示：“大众市场距离采用 3D-IC 还需要几年时间，但有些应用非常适合它，美国政府非常关注这些应用。”“当你想到 6G 无线通信时，这很有意义，因为你的天线间距正在缩小到你可以在封装内想象一个阵列贴片天线的规模。你会在封装顶部有一个天线阵列贴片，然后你会有一个功率放大器电路阵列。在那之后，你会有波束形成器电路，然后你进入数字领域，在那里你可以进行数据处理并连接到你的基线计算机。市场上出现了许多模块化产品。人们开始关注新的架构，作为必然结果，他们也在思考如何实现大众市场。”

过去，推动新技术发展的公司会投入必要的研发资金，然后逐渐普及到大众。Ansys 产品营销总监马克·斯温宁 (Marc Swinnen) 表示 ：“行业领导者将率先推出这项先进的新技术，而人们普遍认为，整个行业都会效仿。但两者之间的差距正在越来越大。领跑者已经超越了整个领域，并领先于主流。这令人担忧，因为人们仍然普遍认为，随着系统规模越来越大，特别是如果小芯片市场开始腾飞，3D-IC 或 2.5D 将成为常态。但随着这些差距的扩大，它为竞争取代提供了可能性。如果你落后于掌握这项技术的竞争对手两三年，那么市场定位就会突然出现巨大差异。”

简而言之，必须采用小芯片才能保持竞争力的企业与希望采用小芯片的企业之间存在更大的差距。“小芯片使我们能够做更多尖端的事情，它使我们能够在封装上放置更多的硅，这有助于我们提高性能，”Marvell 的 Kuemerle 说。“我们需要这样做，因为每个人都会同意摩尔定律正在显著放缓。”

然而，这并不是想要 3D-IC 的唯一原因。“3D-IC 技术具有许多优势，包括提高性能、降低功耗和小型化，”Rapidus Design Solutions 现场首席技术官 Rozalia Beica 表示。“从移动设备到 AI、超级计算机和数据中心等高端用途，该技术的应用范围非常广泛。该技术能够实现紧凑设计并提高性能，因此继续受到人们的关注。”

然而，重大挑战仍然存在。“大多数使用 3D-IC 的人都是垂直整合的，”Ansys 的 Swinnen 说。“他们是规模更大的公司，拥有设计芯片、设计中介层、模拟整个产品、查看封装以及进行必须做出的众多架构选择的资金。这很复杂，而且在某种程度上仍然是开创性的。”

大芯片还是小 PCB？

3D-IC 不仅仅是缩小 PCB 上的所有东西。“为了获得不同的好处，人们倾向于交换比较基线，”Swinnen 说。“这并不公平。PCB 走向更小的系统 — — 那是 SoC。如果你担心获得比 PCB 更好的性能，那么你就去使用 SoC。这是自然的演变。这是我们 40 年来一直在做的事情。分解为多个芯片并不是因为你想压缩 PCB。这是因为你试图拿走一个单片芯片并将其分解。比较基线是单片芯片，而不是 PCB。”

但并非总是如此。早期的成功案例，例如 HBM，将更多外部组件带入封装中。“随着在封装中引入更多功能的需求不断增加，使用单片 SoC 类型结构来实现这一点变得越来越困难，”Rapidus 的 Beica 说。“并非所有功能都需要尖端设计。虽然尖端设计优先考虑最高性能目标和最小外形尺寸，但当异构性很重要并且系统内需要更多功能时，这种方法可能不是最有效的方法。”

此外，如果小芯片随时可用，则 3D-IC 可被视为封装内的 PCB。“PCB 确实限制了芯片之间相互通信的带宽量，” Eliyan首席执行官兼联合创始人 Ramin Farjadrad 说。“过去 20 年，它仅增加了不到 2 个数量级，而芯片则增加了 5 个数量级。这是造成内存和 I/O 壁垒的主要原因。通过在封装内移动相当于 PCB 的东西（见图 1），球（我们称之为凸块或微凸块）的密度会显著增加。芯片之间的距离会显著缩短。这些裸片之间可以以更低的功率获得更高的带宽。”

单片工艺的持续发展受到良率的制约。Cadence 的 SSG 产品营销总监 Mayank Bhatnagar 表示：“人们正在达到掩模版极限。如果你要制造一大块硅片，那么不仅仅是在掩模版极限，而是在那之前，你就会开始遇到良率问题。如果你不能盈利，那么制造它就毫无意义了。这就是单片芯片（非常大）的发展方向。它们变得太大了。良率下降，下降幅度足以使它变得不经济。”

不需要在领先节点上完成所有工作。西门子的 Kamal 说：“AI 要求芯片上有更多的 SRAM，而 SRAM 还没有扩展。”“从理论上讲，5nm 中最小的 SRAM 位单元，然后它开始增长。但如果你看看每位单元的美元数，它在 5nm 之前就停止了扩展。即使我们在 7nm 和 5nm 中缩小了尺寸，但位单元方面的每位成本更高。发生了两件事。你需要更多的 SRAM，而 SRAM 更贵。3D 正是因为它的接近性，两个芯片之间几乎没有延迟接口，才允许你尝试不同的层次结构和缓存结构。”

理想情况下，每个组件都会使用最好的技术。“我们可以用尖端技术制造巨大的芯片，而小芯片成为帮助我们做到这一点的拐杖，”Kuemerle 说。“我们将东西分成更多的部分，这样我们就可以作弊并获得比一次集成流片更多的硅片。我们可以将 I/O 技术与核心芯片技术相结合，这样我们就可以突破极限并使用最好的可用技术，这通常是最昂贵的技术。我们以前有过这些想法，但并没有成功。其中一些与构建多芯片系统的现实有关。”

技术和开发成本的结合正推动更多公司朝这个方向发展。Cadence 的 Bhatnagar 表示：“随着最新工艺节点的出现，每个晶体管的成本正在上升。将设计的每个部分都转移到新工艺节点是没有意义的，因为大多数设计可能不会从中受益。如果你有一个射频收发器或模拟模块，它不会从每个晶体管成本的降低中受益。另一方面，你必须为新的工艺节点重新设计它。当你分解时，你只能移动从新工艺节点中受益的部分。”

这听起来很诱人，但在新设计中重复使用以前设计的芯片却充满危险。

成本效益

数据中心似乎对价格不敏感。“AI 非常看重高性能、非常复杂、非常大的硅系统，因此他们值得投入巨额投资来追逐这个市场，”Swinnen 说。“他们需要这些巨大的 3D 芯片是有原因的。这是 AI 应用。除非这项技术变得更便宜，或者市场的其他领域找到自己的 3D 杀手级应用，否则他们的发展速度会比较慢。”

其余行业仍在观望，但还在等待。Kamal 说：“当我与我们的移动客户交谈时，我感觉他们还没有为 3D-IC 做好准备，因为经济效益对他们来说还不合理。但与此同时，他们也明白自己已经触及了微缩的极限。从 5nm 到 3nm 再到 2nm，他们获得了微小的增量收益，而这种增量收益是以巨大的成本为代价的。他们转向这些节点的唯一原因是要从晶体管中获得最大性能，尤其是在采用全栅 (GAA) 的新晶体管架构的推动下。但 GAA 是一个非常复杂的过程。产量很低。”

问题有两个方面。首先，他们需要采用全新的设计和封装方法。其次，他们需要从单次流片转向多次流片。Blue Cheetah首席执行官 Elad Alon 说：“对于一家公司来说，采用 chiplet 风格的设计可能是有意义的。这意味着他们需要多个掩模版，可能需要多次流片，而与先进节点中的更大单片芯片相比，这样做的初始 NRE 是难以接受的。如果坚持使用单片解决方案，那么推出产品所需的 NRE 可能会更低。这是一个复杂的过程，工程中的许多事情都是如此。一旦你拥有足够大的市场和足够大的业务，你在稳定状态下所做的事情可能与你进入市场时所做的事情大不相同，因为考虑的因素不同。”

仍有几项技术挑战需要改进。“当我想到 3D 时，我会想到混合键合，因为这是真正物有所值的地方，”Kuemerle 说。“它可以帮助您解决一些热挑战，为您提供非常高的连接性和非常低的功耗。这涉及将硅减薄到极小的厚度并以非常细的间距集成铜对铜键。当您考虑与多家供应商合作的物理挑战时，这变得具有挑战性。”

HBM 仍在努力实现这一目标。“3D 内存仍然只使用微凸块将内存连接到主芯片，”他说。“内存供应商正在研究混合键合方法，我们都希望这种方法能在不久的将来投入生产。当我们考虑用多片硅片来实现这种真正尖端的东西时，事情就会变得非常有趣。”

消除 PHY 可能会大幅提升性能。Kamal 说：“当你采用几乎无 PHY 的架构时，你谈论的是非常细粒度的 3D 互连，非常小的互连，而这只能通过晶圆级堆叠来实现。”“如果你采用晶圆级堆叠，互连间距会更长，这就是我划定的界限。然后你需要特殊的缓冲区，考虑无 PHY 的架构可能有点牵强。这是任何 3D 堆叠的挑战——至少有一个晶圆上有背面金属。一旦你融合了两个晶圆，你仍然需要将 I/O 取出，电源通过基板取出。”

功率密度和热挑战正成为众所周知的问题，但还有其他问题需要考虑。“假设你有前端生产线、晶体管层和具有背面金属的芯片，以便将 I/O 从芯片中取出，”Kamal 解释道。“现在晶体管堆栈的两侧都有金属。结果就是你的计量变得非常具有挑战性。如果需要调查某件事，你会想使用 X 射线摄影或某种视觉扫描。这变得非常具有挑战性。此外，聚焦离子束使用硅的背面进入芯片内部并进行更改。当我们试图调试某些东西并为芯片故障建立假设时，我们称之为对 IC 进行欺骗。你做了一些欺骗，你根据你的欺骗实验重新设计你的芯片，然后你重新掩蔽并重现设计。现在你已经失去了从背面进行欺骗的能力。如果你设计了一个芯片，但它在现场无法正常工作，那么在调试芯片方面你就有很大的差距。”

异构堆叠增加了复杂性。“异构集成需要结合不同的技术，包括新旧技术，”弗劳恩霍夫 IIS自适应系统工程部高效电子负责人 Andy Heinig 说道。“一个显著的区别是旧技术节点的信号电平。新节点需要低得多的电平，而旧节点需要更高的信号电平。实现这一领域的兼容性是一项挑战。通常只需要轻量级的芯片到芯片接口，因为在旧技术中，数字 IP 的集成在空间方面受到严重限制。”

重复使用增加了更多复杂性。“对于 3D，最大的限制是你希望两个芯片尺寸匹配，”Kamal 说。“否则，就是浪费面积。你可以进行晶圆上芯片集成，其中一个芯片的尺寸与另一个芯片不完全相同，但你会损失在晶圆级封装或集成中可以处理的芯片数量。这是一个吞吐量挑战。但作为架构师，一个优势是你不必是同质的。它可以是异质的。一个芯片可以是 5nm，另一个可以是 3nm。

结论

3D-IC 有可能改变 IP 和半导体行业，但它仍然是一个非常昂贵的选择，目前仅适用于数据中心 — 即使如此，也只是因为人工智能。还有许多挑战尚未克服，而且看来 3D-IC 的概念对于大众来说仍然是未来的事情。

在 3D-IC 能够超越垂直整合公司之前，还需要在接口、标准、工具和方法方面做大量工作。这些将在下个月进行审查。

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