摘要：随着对高性能计算 (HPC) 的需求不断增长，小芯片和异构集成因其在提高良率、重用 IP、增强性能和优化成本方面具有显著优势而成为关键解决方案。小芯片的集成（尤其是用于 AI 应用的芯片集成）需要比传统单片片上系统 (SoC) 设计更多的连接。这些连接必须确保
本文由半导体产业纵横（ID：ICVIEWS）编译自semiengineering
小芯片和异构集成正在提高系统性能，扩展摩尔定律的可扩展性。
随着对高性能计算 (HPC) 的需求不断增长，小芯片和异构集成因其在提高良率、重用 IP、增强性能和优化成本方面具有显著优势而成为关键解决方案。小芯片的集成（尤其是用于 AI 应用的芯片集成）需要比传统单片片上系统 (SoC) 设计更多的连接。这些连接必须确保高密度、高效的数据传输和有效的电力输送。这导致对具有更多互连和更大体积的先进封装的需求增加。这些封装的布局密度可以是传统 FCBGA 封装的数十倍到数百倍。先进封装中的高密度和复杂连接性给封装设计和组装制造验证带来了新的挑战。
传统上，对于采用 FCBGA 封装的单片 SoC，IC 芯片设计和封装布局设计是分开规划和执行的。然而，随着从单个单片 SoC 向多芯片架构的过渡成为必然，设计人员在优化芯片之间的互连以提高性能方面面临着越来越大的挑战，这使得设计过程变得更加复杂。此外，用于芯片集成的芯片到芯片互连通常是来自不同客户的专有链路，这造成了进一步的设计限制并阻碍了先进封装技术的采用。
例如，如下图所示，单片芯片的标准 FCBGA 封装尺寸为 62.5 x 62.5 mm²，具有约 30,000 个 I/O 引脚。相比之下，当使用芯片组（例如一个 ASIC 芯片和一个高带宽存储器 (HBM)）时，需要硅中介层或再分布层 (RDL) 中介层来集成芯片组。虽然高级封装的尺寸保持不变，但引脚数量可以增加四倍，达到约 160,000 个。
设计 Si 中介层或 RDL 中介层的超高 I/O 密度布线需要布局设计规则检查 (DRC) 和布局与原理图 (LVS) 工具，而这些工具在传统封装设计工具中通常不可用。因此，与单片芯片的标准封装设计相比，设计周期时间可以增加十倍。
对于单片芯片，重点通常放在板级设计上，包括 PCB 和基板设计，而代工厂则只专注于芯片和硅片设计。然而，对于芯片集成，这些方面不能孤立地解决；必须整体考虑。因此，需要开发一个设计平台，以促进芯片和异构集成中功率、性能和面积 (PPA) 的系统级优化。该平台应该能够汇总来自 IC 设计师、封装设计师甚至电路板设计师的数据。
ASE推出了集成设计生态系统 (IDE)，以解决与芯片集成相关的封装设计挑战，显著提高了设计效率和质量，同时缩短了客户的上市时间。IDE 的主要功能包括用于布局和验证的跨平台交互、具有内置设计规则检查 (DRC) 的 RDL 和硅中介层的高级自动布线，以及在设计工作流程中实施封装设计套件 (PDK)。
IDE 支持多种 Chiplet 互连标准，包括超短距离 (XSR) 和 SerDes 等串行 I/O 连接，以及线束 (BoW)、开放高带宽互连 (openHBI) 和通用 Chiplet 互连 Express (UCIe) 等并行 I/O 连接。这将允许不同的 Chiplet 设计人员创建可以无缝互操作的离散 Chiplet。与传统设计平台相比，IDE 可以将设计效率提高高达 50%，并提高设计准确性。
IDE 非常适合使用 FOCoS RDL 中介层或 2.5D Si 中介层来优化芯片集成设计。如下图所示，该过程从基板设计开始，使用传统的封装设计工具来创建全局文件。对于中介层设计，使用 IC 设计工具进行自动布线，然后过渡回封装设计工具来优化 RDL 设计并生成图形设计系统 (GDS) 文件以进行设计验证，其中包括 DRC 和 LVS 验证。最后，使用自动化掩模设计流程来创建用于扇出晶圆或 RDL 晶圆制造的 RDL 掩模。
对于 FOCoS 设计，当收到网表或相对坐标时，使用传统封装设计工具通常需要数周时间才能完成 RDL 布线。但是，通过利用自动布线器和 IC 设计工具，可以将总中介层布局设计周期缩短 50% 或更多。此外，自动掩模生成器将 RDL 掩模的设计交付周期从三天显著缩短至不到一小时。
在当今快速发展的技术环境中，小芯片和异构集成正在提高系统性能，扩展摩尔定律的可扩展性，并使人工智能在高性能计算 (HPC)、AI/ML、云计算、汽车技术和 5G 中发挥关键作用。为了广泛采用小芯片，互操作性和即插即用功能至关重要。ASE 集成设计生态系统 (IDE) 的开发旨在为 IC 和系统设计人员提供全面的交钥匙解决方案，涵盖整个过程——从中介层设计和应力模拟到制造可行性验证——确保成功将多个小芯片集成到单个封装中，同时优化系统性能。
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来源：半导体产业纵横
