摘要：自从硅成为晶体管的首选材料，并进一步应用于集成电路后，创新材料的整合在推动基于硅的器件发展中发挥了关键作用。近年来，为了提升硅集成电路的性能，新材料得到了快速采用。为了保持摩尔定律在“More Moore ”和“More than Moore”设备中的有效性，
自从硅成为晶体管的首选材料，并进一步应用于集成电路后，创新材料的整合在推动基于硅的器件发展中发挥了关键作用。近年来，为了提升硅集成电路的性能，新材料得到了快速采用。为了保持摩尔定律在“More Moore ”和“More than Moore”设备中的有效性，行业推动了大量材料和创新工艺的研究，并将其引入硅制造过程，从前端线到后端线（FEOL到BEOL）。这一共同努力旨在增强计算能力和功能，同时控制成本。将硅沟道晶体管缩小到纳米级别面临着巨大的挑战。新材料的出现，如过渡金属二硫化物、碳纳米管和金属氧化物等二维材料，为进一步的缩放工作提供了希望。
随着晶体管和互连接近其物理极限，这些材料通过不单独依赖硅并能够在较低热预算下实现高性能器件的制造，提供了潜在的解决方案。此外，这些技术还可以在后端线（BEOL）中重新利用，为器件添加额外功能，同时减少整体器件的占地面积。近期的突破，尤其是采用ALD金属氧化物（如In2O3）的高性能器件的成功展示，引发了广泛的兴奋。解决互连缩放问题同样充满挑战。
寻求具有低电阻率、在缩放尺寸下减少电迁移的材料，以及消除或最小化障碍层的努力，有望减轻RC时间延迟。非易失性存储器，尤其是铁电存储器，将从材料科学的进展中受益。诸如铪酸盐和通过电极堆叠工程增强钙钛矿材料集成技术等新材料的创新，有助于现有铁电存储器的缩放。新材料的不断引入有望持续推动缩放努力，并在未来多年解锁电子设备的新功能。
引言
过去七十年来，半导体行业取得了显著的成功，从20世纪40年代末期的锗基晶体管到今天复杂的硅基集成电路的演变，展现了巨大的进步。这一进展得益于持续的创新、对电子输运的深入理解和制造突破，使得该行业成为当今最为复杂的行业之一。推动这一成功的关键因素包括硅晶体管的引入、集成电路的发展、硅单晶生长的缩放进展以及新材料的持续整合等。这些材料使得能够在单片晶圆上制造出高性能、复杂的电路，包括逻辑、存储和模拟功能。
目前，全球每人约有560亿个晶体管，自晶体管诞生以来，全球生产的晶体管总量已经达到惊人的1.3×10²²个。尽管行业迅速增长，但在器件密度缩放、功耗和热散逸方面面临着巨大的挑战。为了解决这些难题，新材料作为关键解决方案之一，与电路设计、光刻技术的进步（如浸没式、深紫外（DUV）和极紫外（EUV）光刻）以及晶体管三维结构（如FinFETs）相结合，得到了广泛应用。引入硅流程的新材料包括low k介电材料、采用含氮金属屏障的铜布线、high K栅介电材料、新型金属栅材料以及用于应变工程的SiGe等。
这些材料不仅促进了硅器件的持续缩放，还在减小器件占地面积的同时提升或维持了其性能。除了通过新材料提升单片器件外，异质集成（使用与硅基集成电路的热和结构约束不兼容的材料）也得到了显著推动。
这些努力标志着行业在克服挑战、推动记忆存储、计算、人工智能、电力电子、传感器技术以及模拟和混合信号器件方面的创新承诺。在过去的二十年里，科学界主要集中于开发新材料和器件，以应对超越基于硅的互补金属氧化物半导体（CMOS）器件的“more moore”缩放问题，以及为“More than Moore ”技术开发新材料和工艺。由于某些针对“More than Moore ”应用的特定器件与硅器件的制造不兼容，它们通常会在封装层面集成，例如AlGaN/GaN；虽然硅上GaN（氮化镓）提供了较低的成本材料，但由于GaN的高热预算和与硅材料集成的工艺吞吐量较低，因此只能在封装层面与硅器件集成。
如果新材料基于的器件可以在硅器件制造流程中单片集成，并且其性能能够等同或优于异质集成，那么这是更加理想的。
在本文中，我们将不讨论异质集成，因为这是一个非常广泛且深入的课题，涉及到大量的努力，并且除非在300毫米的生产线上进行大规模转移技术开发，否则像GaN、AlGaN、SiC、Ga₂O₃等需要在高温下生长的三维单晶体材料短期内不太可能与常规硅流程集成。本文旨在探讨一些材料，尽管已经引起了广泛关注，但尚未完全融入硅制造流程中。新材料引入硅器件制造流程通常需要约10年的时间，前提是相关的物理、化学和材料科学的基础知识已充分建立。
目前，许多材料系统正在被评估其是否适合集成到硅器件流程中，并且可以用于各种功能，如沟道材料、非易失性存储器、屏障和布线等。这些材料包括：（1）二维材料（2dM），如石墨烯、过渡金属二硫化物（TMDs）和六方氮化硼（h-BN）；（2）单壁碳纳米管（SWCNTs）；（3）用于晶体管和铁电存储器的金属氧化物；（4）旨在替代铜镶嵌互连的金属材料。
二维材料，像它们的三维同类一样，长期以来在电子学领域占据主导地位，包括绝缘体、半导体和金属。它们的带隙横跨电磁波谱，从六方氮化硼（h-BN）的约6eV到像过渡金属二硫化物（TMDs）这样的半导体，再到像石墨烯这样的半金属，最终是TMD家族中的金属。它们的多样性使得它们在电子器件应用中尤其具有吸引力，提供了将器件缩放到极限的解决方案，尤其是在前端制造（FEOL）中，同时也有望在后端制造（BEOL）器件中提升功能性和性能。此外，它们还具有在最终实现时无需依赖硅沟道的独立应用潜力。值得注意的是，六方氮化硼通过提升石墨烯的载流子迁移率，显著改善了器件性能，并且还可能增强散热能力。
单壁碳纳米管（SWCNTs）也引起了半导体行业的关注，因其可将晶体管缩放到硅晶体管的极限之外。与石墨烯不同，SWCNTs拥有“可调带隙”以及高迁移率。然而，集成SWCNTs面临许多挑战，其中之一就是对齐碳纳米管的沉积问题。
尽管如此，如果能够克服这些障碍，潜在的优势将是巨大的。
金属氧化物材料，如基于铪的high K栅介电材料、用于存储的high K介电材料、以及压电材料如PbZrTiO₃（PZT），以及掺钕的PZT用于铁电存储器（FRAM），已经作为先进CMOS节点的栅介电材料和非易失性存储器（NVM）投入生产。几个金属氧化物也正在考虑用于电阻式非易失性存储器（NVM）器件。此外，最近报道的原子薄的In₂O₃具有优异的晶体管特性，使其成为nFETs的可行选择。
将这些材料集成到器件流程中，以替代硅晶体管，并在常规硅器件流程的BEOL中引入主动器件，代表了半导体制造中的一个范式转变，就像铁电随机存取存储器（FRAM）单元的引入一样，能够提升器件性能、实现缩放、降低功耗、增加新功能，并有可能降低整体成本。将这些材料无缝地集成到现有的硅基工艺中需要仔细考虑兼容性、工艺集成挑战以及对器件性能的整体影响。
除了晶体管，互连电阻和可靠性是高性能先进CMOS电路设计的关键限制因素。随着晶体管间距缩放接近极限，互连成为进一步电路微型化的主要推动力。现有的铜双镶嵌金属化工艺在尺寸（接近10纳米）和性能上已经接近物理极限。为了减少RC延迟，必须引入替代的金属化方案、金属和介电材料。
在接下来的部分中，我们将讨论这些新材料的引入，它们的优缺点，并提供一些关于它们在器件流程中引入的前景。
新兴晶体管沟道材料
硅沟道（Si channel）自半导体行业诞生以来一直支撑着整个行业的发展，从平面晶体管到FinFET等三维晶体管。为了继续缩放集成电路以满足性能和成本需求，现在必须探索超越硅FinFET的第三维度，彻底将晶体管与底层硅基底解耦。
半导体行业在20多年前已经迈出了巨大的一步，不仅替换了栅氧化物（SiO₂、SiON），这一材料带来了高度可靠的晶体管，还在替代栅集成方案中替换了栅材料。现在，可能是时候替换沟道材料了。与其他单晶材料类似，在非晶或纳米晶基底或表面上生长高质量的硅单晶是非常困难的。为了解决这些挑战，需要在晶体管结构中引入新材料，例如图1所示的堆叠纳米带结构，或使用一维、二维或无定形材料的类似结构。这些材料的使用能够增强对沟道的静电控制，同时利用第三维度来减小器件的占地面积而不牺牲性能，并最终降低成本。
像过渡金属二硫化物（TMDs）这样的二维材料或像半导体单壁碳纳米管（SWCNTs）这样的单维材料原则上可以替代硅沟道。低维材料在新型晶体管沟道结构（如纳米带，图1）中的优势，来源于它们在单层或单管结构下独特的带隙结构和范德瓦尔斯键合特性。以TMDs为例，材料原则上可以以“单晶”形式转移，而碳纳米管则可在高温下生长后排列成纳米片。传统的三维材料无法做到这一点。
此外，最近的研究表明，使用原子层沉积（ALD）无定形In₂O₃可为栅长约7纳米的n型FET提供优秀的特性。
图1. 堆叠多层纳米带集成方案
表1总结了本节讨论的几种沟道材料的关键性质。每种材料在与硅沟道及其他材料的比较中都有其独特的优缺点。值得注意的是，除了硅和碳纳米管之外，目前没有任何单一材料能充分满足CMOS器件制造中掺杂控制的要求。因此，半导体行业可能需要为n型和p型器件采用不同的材料，可能涵盖多种材料系统。
表1. Si、MoS₂、WSe₂和SWCNTs沟道材料的基本物理性质比较
图2. (a) 单层MoS₂纳米片器件的TEM横截面，栅堆叠完全包裹沟道，并通过能量色散X射线光谱测量相应的元素映射（g)-(e)。
A.二维材料
二维材料展现出卓越的电学、光学、机械和热学特性，使它们成为许多电子应用的有前景候选材料。尽管二维材料（2dMs）已经被研究了数十年，但真正引起广泛关注的是石墨烯的分离，这激发了人们对半导体二维材料的巨大兴趣。最突出的具有带隙的二维材料包括过渡金属二硫化物（TMDs）、六方氮化硼（h-BN）和黑磷，每种材料都有独特的性能。许多综述文章详细探讨了二维材料在电子器件中的应用，突出了这一领域不断发展的动态进展。
石墨烯作为典型的二维材料，具有无与伦比的电导率，尤其是在与h-BN集成时，但其低的Ion/Ioff比使其作为沟道材料不具吸引力。另一方面，石墨烯在集成光子学中已获得了相当多的研究，尤其是用于数据通信和电信调制器，因为其高空间带宽密度和低功耗。然而，对于晶体管沟道，TMDs由于其高直接带隙和单层层级下的半导体特性，使其特别适合用于规模化晶体管。这是因为其范德瓦尔斯键合特性带来的优异静电控制，可能导致低的表面态密度和高的Ion/Ioff比，因其高直接带隙。
然而，尽管它们有这些优势，许多挑战仍然限制了它们在电子器件制造中的立即应用。为了能够采用这些材料，必须解决以下要求：1）高质量单晶；2）沟道材料的掺杂和点缺陷控制；3）接触电阻；4）介电材料的均匀控制沉积；5）沟道材料的刻蚀，以低边缘缺陷定义栅；6）金属沉积过程和清洗过程对沟道材料的低损伤/掺杂/污染；7）低源/漏接触电阻；8）CMOS器件的掺杂控制。
此外，从制造工具的角度来看，使用硫族化物材料将在可靠的高通量沉积工具的制造中带来许多挑战，这些工具需要具备满足器件产量目标的粒子性能。
目前，正在努力将MoS₂和WSe₂集成，以形成栅全包围晶体管，这是基于TMD的先进CMOS器件的另一种实现方案，如图2所示；虽然图2中的实现使用的是MoS₂，但WSe₂的集成将类似。
如果能在合理的热预算下，在硅基底上生长300毫米直径的TMD单晶单层，将是一大优势。通常，高质量的TMDs是在前端工艺（FEOL）热预算下生长的，温度高达1000ºC，以便生长大单晶。将TMDs单晶单层在高温下生长在像蓝宝石这样的基底上的优势在于，这些薄膜通常具有更高的质量，然后需要将薄膜转移到所需基底（如硅）上，且转移过程需要低温。尽管单层材料的转移工艺取得了进展并迅速发展，但它们还未成为主流。
此外，最近的报告表明，低于400ºC的低温生长可获得均匀性良好的纳米晶单层MoS₂薄膜，但驱动电流较低，大约为10µA/µm；MoS₂集成到BEOL中的示意图如下所示。
图3. 从硅BEOL工艺开始的TMD在硅上的异质集成流程示意图， 起点为已制备好的硅CMOS器件。
尽管当前驱动电流可能未达到预期水平，但仍然有可能开发出利用其可制造性的集成方案，适用于某些利基应用。
另一种正在评估的替代方法是通过有意设计的异质成核位点选择性地生长过渡金属二硫化物（TMDs）。如果能够开发出合适的前驱体来沉积纯净的TMD（即最小化前驱体碎片），这一方法有望解决晶体质量和转移挑战。迄今为止，MoS₂是研究最多的TMD材料，已被发现非常适合n型MOS晶体管，但尚未展示通过掺杂实现p型MOS MoS₂器件。
另一方面，WSe₂已被证明表现出p型MOS行为，这使得它在CMOS器件的制造中具有潜在的应用；然而，尚未为这两种材料实现足够低的接触电阻（参见表1，表1总结了本节将讨论的沟道材料的基本性质）。每种材料在与硅沟道及其他材料的比较中都有其优缺点。
值得注意的是，除了硅和单壁碳纳米管（SWCNTs）之外，目前没有任何单一材料能够充分满足CMOS器件制造中的掺杂控制要求。因此，半导体行业可能需要为n型和p型器件采用不同的材料，可能涵盖多种材料系统。希望这一发展路线图能够尽早实现。
由于TMD材料可以在低温下生长，尽管是纳米晶材料，正如Zhu等人所示，它们在BEOL中的集成用于逻辑、模拟、存储、光源和传感器设备的可能性较大。然而，这些器件的性能最终可能会受到缺陷的限制，例如晶界等，这些缺陷往往导致载流子散射，并影响掺杂及掺杂控制。在TMDs能够引入硅设备流程之前，必须解决TMDs的结构问题、接触电阻、选择“更好”的p型MOS材料以及介电材料的均匀沉积问题。一旦这些问题得到解决，当前趋向较低的驱动电流可能会增加，从而可能简化整体集成过程，即减少栅全包围实现中所需的带数（如图1或图2所示）。
B.单壁碳纳米管（SWCNTs：Single-wall carbon nanotubes ）
单壁碳纳米管（SWCNTs）已经被研究了近三十年，但由于平面硅基晶体管的优越可扩展性、FinFET的引入以及SWCNTs面临的许多挑战，特别是对齐问题，使得其在硅器件流程中的集成变得困难。现在，随着硅器件接近其自然的缩放极限，尽管面临许多技术难题，SWCNTs变得越来越有吸引力。此外，由于需要在第三维度中集成高性能晶体管，SWCNTs可能成为一种可行的方案。
然而，SWCNTs与TMDs共享一些相似的挑战，尤其是沉积和接触电阻问题。SWCNTs的基本性质无疑优于TMDs，因为它们具有更高的化学和热稳定性，以及更高的热导率。为了提高可靠性并减轻热点效应，热管理需要在电路和晶体管器件级别进行集成。由于SWCNTs具有极高的热导率，因此其应用对于热管理至关重要。另一方面，TMDs具有更高的Ion/Ioff比。
目前，似乎有更多的资源被投入到TMDs的集成中，因为它们的沉积条件与行业熟悉的工艺更为兼容。采用纳米带结构可以使TMDs和SWCNTs的引入几乎无缝集成，无论是先引入TMDs还是SWCNTs。SWCNTs的主要挑战，除了确保可靠供应高度纯净的（具有特定手性和半导体性质的SWCNT，纯度达到7至9N）材料外，还包括对齐和接触电阻。对齐是限制SWCNTs高性能的最主要因素。
Yu等人展示了成功集成无举升过程（lift-off free process），使得SWCNTs能够在BEOL硅CMOS流程中使用。尽管集成成功，但由于缺乏对齐的SWCNTs，未能充分发挥对齐SWCNTs的潜力。因此，要实现SWCNTs的最佳性能，关键在于解决对齐SWCNTs的制造问题。
图4. 接触金属化流程
图5. 顶栅FET的横截面示意图（a）沿沟道长度（a）和沟道宽度（b）。在图案化微滴阵列上制成的顶栅器件的AFM图像（c）和在全疏水阵列上制成的AFM图像（d）。冠军图案化微滴阵列器件的输出曲线（e）和转移曲线（f, g），沟道长度为60 nm。比较在LCh = 80 nm下，VD = −0.6 V时，采用全疏水阵列（红色）和图案化微滴阵列（黑色）的器件ID（h）和gm（i）图。图（d）中的颜色范围为60 nm，适用于（c）和（d）。
关于SWCNTs对齐的文献相当丰富，许多实验室级研究已表明，对齐的SWCNTs具有比等效硅晶体管更优越的基本器件特性，且明显优于未对齐的SWCNTs，Yu等人也有相关报道。这与其他来自美国、中国的研究工作相一致，表明适当对齐的SWCNTs已实现了难以忽视的性能水平，作为未来沟道材料具有巨大的潜力。图6显示了不同材料的平面器件在接触栅间距（Si器件）和沟道长度（Lch，其他材料）下的驱动电流比较。通常，SWCNTs和In₂O₃的开启电流与硅竞争，且具有可以集成到BEOL中或作为图1中所示纳米带结构一部分的优势。然而，这只是必须满足的众多要求之一。
图6. Ion与节点和Lch（Si的节点，其他材料的Lch）的比较，分别为Si-MOS、MoS2（nFET）、WSe2（pFET）和In2O3。
对于p型FET SWCNTs，量子电阻限制值Rc约为6kΩ/SWCNT，在低温下已经实现，使用了10 nm宽的侧接触。这一演示为SWCNTs在实际器件流程中的集成提供了可能。然而，低n型接触电阻仍需进一步展示和改进。尽管高性能逻辑应用的接触电阻需要与硅竞争，但对于模拟应用则不同，因为模拟应用的接触长度可能会大得多，最小接触长度可达到100 nm左右。
除了选择接触金属外，SWCNT表面清洗也极为重要。通常使用有机分子来操控和调节SWCNT表面，以实现手性选择和对齐。这些有机分子在器件制造过程中并未完全去除，它们的存在不仅增加了接触电阻，还可能通过电荷散射降低沟道的迁移率。金属（如钇）与石墨烯和SWCNTs表面残留物的反应被用来“清洁”SWCNT表面，以降低Rc。通过金属接触与SWCNT的杂化（接触长度大于8 nm），也实现了接触电阻的进一步降低，适用于规模化晶体管。
由于SWCNT的生长过程、纯化过程以及SWCNT直径/带隙选择已经被很好地理解，主要挑战是规模化器件的接触电阻以及SWCNT在技术上相关的晶圆上的对齐。因此，建立一个能够确保材料和工具可靠供应链的生态系统，以支持基于SWCNT的器件和产品制造，是至关重要的，只有这样SWCNTs才会在逻辑和模拟应用中得到广泛采用。
综合来看，由于较大的可容许接触面积，SWCNTs可能首先在模拟流程中被采用。尽管存在这些障碍，SWCNTs的独特性能为晶体管技术的规模化提供了巨大的潜力，并为电子学开辟了新的可能性，尤其是在解决了接触电阻和对齐等难题后，可以实现逻辑规模化（More Moore）以及模拟器件规模化（More than Moore）应用。
C.金属氧化物
金属氧化物，尤其是过渡金属氧化物（MOx——其中M可以是Ti、Hf、Zr、Mo、Co、Ni等），因其在非易失性存储（NVM）应用中的潜力而受到关注。这些氧化物由于其较小的物理占地面积，并且与现有的半导体制造工艺兼容，具备了高密度存储的潜力，使它们成为下一代存储技术的有前景的候选材料，旨在增加存储容量并减小设备尺寸。然而，这些材料在NVM制造中的应用尚未广泛推广。
与依赖外部形成丝状结构的金属氧化物不同，铁电材料具有自发的电极化，且可以通过施加电场反转电极化状态。这一特性使得它们能够保持其电极化状态，因此适用于非易失性存储应用。铁电随机存取存储器（FRAM）已开始使用PbZr₁₋ₓTiₓO₃作为存储介质，利用铁电材料的电极化状态来表示存储数据，从而实现快速的读写操作。与传统存储技术相比，FRAM具有高速操作、低功耗和高耐久性的优势。下一节将对这一技术进行更深入的讨论，铁电材料将在接下来的部分中更详细地探讨。
在用于晶体管的多种材料中，In₂O₃因其在薄膜晶体管（TFT）材料（如InGaZnO）中的广泛应用，正在成为BEOL（后端工艺）晶体管以及可能的缩放逻辑晶体管和存储器的有前景的材料。普利策大学的Ye团队报告了在低温下通过原子层沉积（ALD）制备纳米薄层In₂O₃。
迄今为止发布的数据表明，所制备的器件具有卓越的性能和可接受的可靠性。这些令人印象深刻的器件特性表明，原子层沉积的In₂O₃理论上可以用于FEOL（前端工艺）和BEOL晶体管，并且在可制造性准备度、接触电阻和驱动电流方面具有明显的优势。将该材料整合到Si工艺中的主要优势包括：1）与Si工艺兼容，2）接触电阻极低，3）高驱动电流，4）非常高的Ion/Ioff比（>10¹⁰），5）尺寸可缩放性，6）高带隙（见表1）。其缺点包括：1）目前尚无清晰的pMOS设备实现路径，2）该材料的热导率非常低，尽管许多模拟设备仅使用单一沟道类型。
在将任何新材料引入Si制造环境时，总会遇到一些挑战，虽然过程可能较为简单，但材料成分、掺杂和缺陷控制必须精确控制和优化；这些参数会影响接触电阻、沟道迁移率和控制（耗尽模式或增强模式）。根据目前可获得的数据，ALD In₂O₃是一个可以考虑用于FEOL和BEOL器件以及存储器的选择。
铁电材料在先进存储中的应用
铁电材料几十年来一直受到存储应用的关注，最早是使用钙钛矿结构的铁电材料，如PbZr₁₋ₓTiₓO₃（PZT）用于铁电随机存取存储器（FRAM）。尽管基于PZT的存储器设备已经进入生产，但其应用尚未广泛推广，主要原因是缩放性挑战。
过去十年，随着（掺杂）铪酸盐的铁电正交相的发现，铁电材料在存储技术中的兴趣再次复苏。由于铪酸盐比PZT更薄，且可以通过原子层沉积（ALD）在BEOL热预算下沉积，因此它们在可扩展性上相较于PZT具有显著优势。然而，仍然存在一些限制其进入制造的挑战。尽管如此，针对这一技术的其他材料类别的引入仍在重新努力，下一节将讨论这些材料的进一步发展。
铁电存储应用可以分为两种主要的器件类型：铁电场效应晶体管（FeFET）和用于FRAM的一晶体管一电容（1T1C）器件架构，通常用作非易失性DRAM的替代品。在FeFET器件中，铁电材料替代了典型CMOS晶体管结构中的栅介质。这允许外部电压关闭，同时保持比特的状态，因为铁电材料的极化状态（向上或向下）是稳定的（但可切换的），从而形成与矫顽场（Ec：coercive field）成比例的存储窗口。1T1C FRAM器件的存储单元由铁电电容和标准接入晶体管组成。
铁电状态决定了与电容器相关的电荷，并影响接入晶体管给出“1”或“0”的状态，因此在这种情况下，存储窗口与剩余极化（Pr）成比例。因此，每种器件类别所需的铁电特性不同。也就是说，对于FeFET而言，需要较高的Ec以获得良好的存储窗口，而Pr可以小到中等；对于FRAM而言，较高的Pr和较低的Ec更为理想，能够轻松切换状态，同时强烈影响接入晶体管。
D.基于Hf₁₋ₓZrₓO₂的铁电材料
氟石结构的铪锆氧化物（Hf1₋ₓZrₓO₂，简称HZO）被认为是用于铁电器件的有前景的材料，具有低操作电压和纳秒级开关速度，因此能够实现能效操作。此外，HZO在制造过程中的优势在于其在低厚度（
铁电响应依赖于HZO薄膜中铁电正交相（o）与非铁电四方相（t）或单斜相（m）之间的相比率。尽管m相通常被认为在所有铪酸盐相中是最热力学稳定的，但由于退火和冷却过程中存在的动力学效应，t/o相可以被稳定化。据信，在生长态下，t/o相的核会在退火过程中结晶为t相，并在冷却过程中转变为o相，而t/o和m相之间的大动力学障碍则抑制了m相的演化。通过将Hf替换为Zr及其他掺杂物，可以改善HZO中o相的稳定性，同时还需要控制诸如晶粒大小、应力和氧空位等因素以实现这一稳定性。
对于工业应用，必须确保在制造过程中，BEOL的兼容性，即工艺温度应≤400°C。然而，由于热预算可能相对不足以完全结晶，这可能导致电气性能（剩余极化和耐久循环值）下降，如图7所示。这可能归因于低温下晶粒尺寸增加和随后t相向o相转变的有限性，导致HZO薄膜中o相的比例减少，如图8所示。此外，在低温工艺中引入的掺杂物可能进一步阻碍结晶并中断晶粒生长。因此，在有限的热预算范围内进行全面的研究是必需的。
图7. 前人研究中采用TiN/HZO/TiN结构的铁电电容器的2Pr vs. 耐久性循环图。
图8所示。在HZO热力学相图中绘制出HZO晶粒生长行为示意图是实现HZO充分铁电响应的必要条件。
在这个背景下，界面工程可以作为一种可行的解决方案，通过在HZO和顶部/底部电极（通常是TiN）之间插入功能层来稳定o相。底电极和HZO层之间的种子层可以通过模板效应影响HZO的成核和生长行为。例如，TiO₂种子层可以促进La掺杂HZO在垂直方向上具有o(002)取向，这有利于在施加电场下的铁电响应，同时抑制TiN底电极过度吸氧，这是t相稳定化的原因之一，通常伴随较低的初始剩余极化。通过界面工程，在2D电容器中使用金属有机基（Hf/Zr）前驱体配合TiO₂种子层和Nb₂O₅帽层，成功实现了厚度为6.5nm的HZO的约66.5 µC/cm²的双剩余极化（2Pr），但耐久性仅限于3×10⁶次循环。
此外，作者利用氯化物（Hf/Zr）前驱体，在10¹¹次循环后实现了约30 µC/cm²的2Pr高耐久性。在这两种情况下，Nb₂O₅帽层起到了氧源的作用，增加了o相的含量，与单层La掺杂HZO相比。最近，Walke等人通过使用相同的三层堆叠（氯化物（Hf/Zr）前驱体）在3D电容器上进行后续研究，展示了在1012次耐久循环后，2Pr值保持为26 µC/cm²，且具有BEOL兼容性。
Okuno等人展示了一个1 Mb HZO基1T1C FRAM阵列，采用基于6 nm厚HZO的3D电容器并在1.8 V工作下，能够显示出1011次循环的耐久性。Ramaswamy等人报告称，采用1.5 V工作电压、5.7 nm厚HZO的情况下，2Pr值为55 µC/cm²，并且在1012次耐久循环后保持不变。尽管该工作没有详细说明加工条件，但强调了电极和界面工程、成分优化及结晶退火在实现高极化和耐久性方面的重要性。这些基于HZO的堆叠在第一个双层32 Gb非易失性动态随机存取存储器（NVDRAM）中得到了直接应用，这是目前为止容量最高的1T1C结构存储器。
总之，综合研究考虑相演化机制以及电气方案，对于进一步的工程化至关重要，例如缩小物理厚度并实现低操作电压以适应工业应用。尽管早期研究提到，由于与钙钛矿材料相比，铪基铁电材料的Ec相对较高，因此难以使用，但这一缺点是可以绕过的。最近的进展表明，HZO薄膜的稳健可扩展性可达到5-6 nm，可能有助于低电压操作，如上所示。这些最新研究表明，氟石结构的HZO在实现高剩余极化、耐久性和低矫顽场方面，仍有空间，且在BEOL兼容的存储应用中表现出其潜力尚未达到极限。
A.超越铪铁电材料：钙钛矿的复兴？
在1T1C类型的结构中，将电容器置于BEOL中的可能性为更多异质材料的使用打开了大门。通常，这些材料是单一相材料，显著减少了多相铪酸盐的唤醒效应。将这些材料集成到BEOL中，还能减少使用新材料时所要求的污染控制，较FEOL的要求更加宽松。放宽BEOL的污染要求使得其他材料类别的引入和使用成为可能。
自从最近发现Al₁₋ₓScₓN具有极高的剩余极化性以来，关于闪锌矿（wurtzite）结构材料的研究备受关注，且其低介电常数和与制造工艺的兼容性增强了其在FRAM应用中的前景。该材料类别的铁电性源于基材（如AlN）和复合材料（如ScN）的闪锌矿结构与岩盐结构之间的结构性摩擦，这减少了起始压电材料的矫顽场，使其低于介电击穿的阈值。存在一个成分范围，在该范围内，摩擦效应产生作用，低于该范围时，矫顽场高于击穿点。
超过此范围后，材料会发生结构性转变，铁电性不再存在。尽管已证明该材料在厚度缩减到几纳米时仍能保持铁电性，但通常需要使用应变工程等复杂的沉积方案才能实现这一点。尽管这些方案为该新材料类别的基础研究提供了可能，但它们尚未准备好集成到实际的存储器器件生产流程中。
通过在设备兼容堆叠中使用Al₁₋ₓScₓN，已证明其厚度可以缩减至15纳米。然而，由于高漏电流，低于该厚度时未观察到铁电性[123]。该材料类别中的极化反转机制需要整个原子平面相对于另一个平面的位移。在如Al₁₋ₓScₓN这样的氮化物中，氮原子平面通过金属平面移动，位于两种极化状态中的上方或下方。这导致了高开关能量障碍，从而产生极高的矫顽场Ec。此外，要求整体原子平面而不是单位晶胞中单个离子的位移，这与大多数铁电材料不同，抑制了铁电畴的形成，鼓励形成单一畴结构。这可能减少器件之间的可变性，但高Ec会抑制存储状态的切换，要求较大的操作电压。在切换过程中，氮空位通常会在界面处生成，导致界面处的带隙出现阶跃效应。这一过程增加了漏电流，从而减少了电容器的耐久性。
通过应变工程方法，在Al₁₋ₓScₓN中已将Ec值从约6 MV/cm降低到约4 MV/cm。在闪锌矿氧化物中也已证明铁电性，并具有内在较低的Ec值，但仍在几个MV/cm的量级。在像铪酸盐或闪锌矿等材料中应预计会有较高的矫顽性。为了将Ec值降至低于介电击穿，通常需要掺杂，这往往会导致由于Ec接近介电击穿，从而在极化切换中产生较差的循环耐久性。目前，将这些材料集成到FRAM结构中仍然面临较高的挑战，尤其是在保持高矫顽性和耐久性方面。
钙钛矿铁电材料本身具有铁电性，无需掺杂。在某些钙钛矿材料中，如BiFeO₃，其铁电响应的特征是具有高剩余极化（Pr）和低矫顽场（Ec），且具有最小的唤醒效应和较长的循环耐久性。这些特性源于简单的铁电切换机制。其中心阳离子相对于氧八面体的位移（低于居里温度时）会形成一个非中心对称结构，通常具有多个极化轴且易于切换。第一个FRAM器件便利用了这些优势，采用了钙钛矿PZT，并使用Pt、Ir和IrOx等金属电极。
此外，使用纹理化或单晶SrRuO₃电极使得研究人员能够展示PZT在约15纳米厚度下的高剩余极化。然而，高温沉积过程以及缺乏新的ALD化学方法来在三维结构上沉积PZT，限制了PZT在130纳米节点以下的集成。为了将PZT缩放到更先进的节点，需要进行更大的投资。当时沉积工艺的局限性导致人们认为这些材料在制造所需的多晶层中存在较高的缩放极限，在此极限下铁电性会丧失。氧空位、应变梯度和较差的晶体质量导致了电气边界条件外的大量死层，阻碍了低厚度下的铁电性。当然，像电静死层这样的内在因素无法克服，但也有许多外部因素可以显著减少。
如今，关于这一材料类别的FRAM应用研究重新受到关注。2004年，间接观察到BaTiO₃具有铁电性，厚度达到1纳米，2005年通过极化-电压测量直接观察到铁电性，厚度达到5纳米。然而，这些示范是在单晶SrTiO₃衬底上使用SrRuO₃电极的外延薄膜中进行的；这些工艺和衬底与硅器件流程不直接兼容，因此很难复制。
对于FRAM应用，其中铁电电容器被放置在BEOL中，薄的多晶层更为理想，因为它简化了集成。然而，在这种层中，充分利用材料的铁电响应非常困难，主要原因在于极化轴相对于施加电场的方向分布，这可能会使铁电切换响应变宽。尽管如此，这在具有多个极化轴的钙钛矿材料中问题较少，而在仅具有单一极化轴的铪酸盐或闪锌矿材料中问题更为严重。
此外，在多晶层中，晶体和微结构缺陷的密度通常高于在单晶SrTiO₃衬底上生长的外延薄膜中，这些缺陷会引入应变梯度，进一步扩大铁电响应。考虑到这些因素，特别是在试图缩放器件尺寸时，这对多晶材料尤其重要。最新研究已经通过脉冲激光沉积演示了多晶铁电BaTiO₃的厚度缩减，如图9所示。
这通过通过操控生长动力学和应变工程优化材料质量来实现。最大化这些材料中的氧含量对于减少漏电和确保单位晶胞的静电学得以保持至关重要。这必须在同时优化生长动力学以最小化缺陷密度和应变梯度的同时进行。与所有铁电材料一样，应变是一个极其重要的参数，可以通过沉积参数和模板层选择进行调节；仅1%的应变就能使居里温度变化数百度。底电极堆叠配置也非常关键，不仅要调节应变状态，还要控制功函数。钙钛矿材料通常具有较低的带隙，因此需要优化电极以提供低漏电接触。诸如LaNiO₃、La₁₋ₓSrₓMnO₃和SrRuO₃等钙钛矿电极材料是很好的候选材料，因为它们除了具有良好的电子性质外，还能为铁电材料提供良好的模板作用。此外，这些材料是在强氧化条件下生长的，因此底电极堆叠还需要具备氧屏障特性。通过在优化的电极堆叠中生长一层氧化良好的材料，成功实现了这一钙钛矿铁电材料的模板化和缩放。
尽管基于BaTiO₃的铁电薄膜非常有前景，并且已广泛用作存储技术的模型，但它们的剩余极化（Pr）对许多应用来说仍然过低。然而，当前的理解可能适用于其他钙钛矿铁电材料，如具有更高Pr的BiFeO₃。进一步优化电极堆叠是必需的，且转移到制造工艺中将面临挑战。钙钛矿的ALD沉积过程较为复杂，特别是在化学计量控制方面，这使得其在3D电容器中的集成变得困难。
利用物理气相沉积的非一致性沉积可以简化化学计量控制，但将器件架构限制为仅使用2D电容器。这缩小了钙钛矿铁电材料的选择范围，因此引入铁电钙钛矿材料成为更加困难的任务。新材料将必须被发明出来。然而，最终的回报可能是使用单相铁电材料的超高性能FRAM，这种材料能够实现快速唤醒和极长的耐久性。
高级互连的创新导体
今天，互连电阻和可靠性是高性能先进CMOS电路的主要限制因素。随着晶体管几乎达到了缩放极限，互连缩放已经成为电路小型化和功耗的主要驱动因素。目前的铜双重切割金属化方案在接近10纳米的关键互连尺寸（线宽）下变得越来越具有挑战性。为了解决这些问题，必须引入替代金属化方案以减少RC延迟。
铜金属化的一个挑战是，随着尺寸的减小，线和通孔的电阻（每单位长度）不断增加。电阻的增加源于线或通孔截面的缩小（这是不可避免的），但由于界面和/或晶界散射的贡献在小尺寸下急剧增加，这一问题进一步加剧。因此，寻找替代导体的研究集中在对界面和/或晶界散射的敏感性较低的金属上，即那些具有较短载流子自由程的金属。
此外，可靠的铜基互连操作需要障碍层和衬底层，以实现10年介电击穿和电迁移寿命。这些障碍层和衬底层的厚度不能无限减小，否则将失去功能，因此它们占据了线体积的越来越大部分，同时对导电性贡献甚微。不需要扩散屏障层且电阻率低于铜的替代金属能够填充整个线体积。最后，新的金属也可以实现新的集成方案，如半双重切割金属化，这可能克服当前双重切割集成方案的缩放限制。
接下来，我们将讨论基于元素金属和合金金属以及石墨烯与石墨烯-金属混合材料体系的先进互连新型导体的研究现状。
A.替代金属：元素金属与金属间化合物
使用特定金属制造具有10纳米金属半周期（线宽）的缩放互连是一项相当复杂的任务，且需要开发多个工艺步骤。因此，初步选择有前景的金属是基于一组启发式标准，既考虑电阻率，又考虑小尺寸下的可靠性。由于电阻率对晶粒大小或线尺寸的敏感性取决于金属的内在自由程，预计自由程较短的金属在缩放互连中表现会更好。然而，较短的内在自由程也会导致较高的电阻率，因此必须考虑电阻率/自由程之间的权衡。
有研究建议，金属的电阻率和自由程的乘积（ρ₀×λ）作为金属的一个性能指标（FOM），特别是因为ρ₀×λ可以通过第一性原理方法高效计算，从而实现广泛的金属筛选。然而，仅使用ρ₀×λ可能会导致误选那些具有较大体积电阻率和极短自由程的金属，这些金属在极小尺寸下才具有竞争力的电阻率，因此通常会辅以体积电阻率ρ₀作为第二个标准来选择金属。
为了评估可靠性，我们通常会关注金属的内聚能或熔点。耐火金属以其对电迁移的抵抗力而闻名。此外，高内聚能能够减轻金属脱落和扩散到周围介质中的问题，从而减少对扩散障碍层的需求。这一方法已经扩展到薄膜或缩放导线的应用。贵金属的一个缺点是与介质的粘附性较差，但通过使用超薄粘附层（如TiN），其粘附性可以显著改善，厚度甚至可以低至0.3纳米[141]。
从这些研究中，最具前景的替代金属被确定为Co、Ni、Mo、Rh、Ru和Ir。尽管Co已经被集成到商业CMOS电路中，但它需要扩散障碍层，因此不太理想。相比之下，Mo和Ru不需要扩散障碍层，并且在缩放尺寸下具有较低的电阻率。这些金属目前是扩展金属半周期（线宽）到8纳米，甚至可能更小的互连金属化方案的领先者。
除了元素金属，研究还扩展到二元金属。二元随机合金通常表现出较大的无序性，并且具有较高的电阻率，远高于其元素成分的电阻率。目前，兴趣已经转向有序的金属间化合物，特别是铝化物金属间化合物。然而，针对元素金属开发的筛选方法在许多合金的体积电阻率了解不足的情况下受到限制。因此，初步筛选仅基于ρ₀×λ乘积和计算的内聚能。图10显示了基于铝的金属间化合物的结果。几种铝化物表现出比铜更有前景（较低的ρ₀×λ，较高的内聚能），尽管极少数化合物能够与Ru竞争。
图 10. 性能指标 p₀×λ与内聚能的关系，（a）单一元素金属[139]，（b）铝化物与铜和Ru的对比。
从实验角度来看，有序的金属间化合物相比元素金属具有额外的挑战。对于NiAl，已有研究表明其电阻率与组成关系密切，尤其是在体积电阻率ρ₀足够低时（图10a）。进一步的薄膜实验表明，特别是一些铂族金属在10纳米以下的薄膜中显示出比铜更低的电阻率，尤其是在考虑到需要确保可靠性的TaN障碍层时。尽管这些金属具有较高的熔点和耐火性，但铂族金属如Ru、Rh或Ir在约420°C的BEOL兼容温度下（部分）重新结晶。这可以用于获得较大的晶粒，甚至在薄膜中也能减少晶界散射，后者通常主导薄膜的电阻率。
对于金属间化合物，如Al₃Sc，如果缺乏足够的组成控制，可能会发生相分离和二次相的形成，这会导致微观结构降解并与单元工艺步骤（如刻蚀或清洗）不兼容。因此，将金属间化合物直接集成到缩放互连中仍然需要基础性的突破。目前，NiAl被认为是最有前景的金属，尽管仍然面临许多挑战，且尚未展示出其在性能上超过Ru的例证。
除了二元金属间化合物，近年来三元金属间化合物也得到了关注。由于潜在候选材料的数量巨大，且对其性质的了解极为有限，广泛的系统筛选方法变得困难；因此需要使用组合方法来选择材料。因此，研究目前专注于特定类别的三元金属。一个例子是所谓的Mn+1AXn材料，它们是层状碳化物或氮化物陶瓷。这里，M是（早期的）过渡金属，A是A族元素，X则是C或N。一些MAX材料，如Cr2AlC，具有良好的导电性，尽管具有较大的各向异性。尽管某些MAX材料的平面电阻率约为10 µΩ·cm或更低，但其垂直方向的电阻率可以高出几个数量级。
因此，采用这些材料作为互连材料将需要额外控制薄膜和导线的晶体取向。因此，需要形成具有超低密度错位晶粒的高纹理结构，可能在三维中均匀地实现这一目标将是一个艰巨的任务。其他被提议可能具有潜力的三元材料类包括德拉佛斯合氧化物或含稀土的硼化物。进一步的材料类，具有最终可缩放互连潜力的可能是单维金属或拓扑Weyl半金属。尽管这些方法距离实际应用还很遥远，但这表明该领域非常活跃，并且新材料的研究管道已为未来多个技术世代做好了准备。
B.石墨烯和石墨烯-金属混合导体
除了元素金属和合金金属外，石墨烯被提出作为一种互连材料，以取代未来技术节点中的铜。然而，石墨烯的电导率受到其类型和掺杂的限制。缺乏电荷载流子限制了纯石墨烯在未来互连中的应用。另一方面，耐火金属如Ru、Mo、W，也被确定为铜在10纳米金属半周期以下互连的替代材料，如上所述。对Ru的反应离子刻蚀可以实现半双重切割金属化方案，其中晶界散射成为互连线电阻的主要贡献因素之一。这种半双重切割方案可以通过形成石墨烯-金属混合互连来进一步降低线电阻，从而实现侧壁接触石墨烯的集成。
通过DFT计算，已证明Ru在模拟的金属中提供了最佳性能，从而实现了侧壁接触电阻的减少。对多层石墨烯封装Ru薄膜的片电阻评估表明，与未封装的Ru薄膜相比，片电阻减少了约10%-20%（见图11a）。由于Ru晶粒增大，较厚的Ru薄膜显示出回报递减现象，且Fermi能级下降0.5 eV，表明石墨烯受金属诱导的p型掺杂作用。该电阻减少的提出机制是，石墨烯抑制了Ru薄膜中的散射机制，或者两种导体并行工作以降低电阻。
图11.(a) 不同钌（Ru）厚度下裸钌和石墨烯包覆钌的电阻率测量(b) 使用石墨烯和氮化硼（h-BN）作为铜（Cu）屏障的寿命预测(c) 2D屏障和少层石墨烯的铜屏障性能(d) FeCl3插层石墨烯的透射电子显微镜（TEM）和能谱（EDS）映射
这些实验是在单层石墨烯-金属混合物上进行的，但使用少层石墨烯的混合结构可能由于整体电荷载流子的增加而提供电阻降低。然而，由于电荷屏蔽效应和层间电阻导致金属诱导掺杂减少，少层石墨烯-金属混合物的有效性可能受到限制。尽管如此，在薄膜实验中，使用在Ru上沉积的少层石墨烯比单层石墨烯具有电阻优势。
与大面积薄膜实验不同，石墨烯-金属混合物的集成面临一些挑战；首先，石墨烯沉积温度需要低于400°C，同时保持均匀性和低缺陷密度。其次，石墨烯必须选择性地生长在Ru的侧壁上，以避免相邻金属线之间的短路或漏电路径。最后，它必须与创建多层金属的工艺兼容，无论是通过氧化物填隙还是气隙技术。前述挑战已成功解决，为石墨烯-金属混合物在300毫米晶圆上的集成提供了进一步研究的基础。将石墨烯集成到半双重切割Ru互连中的另一种方法可能是在Ru层之间创建石墨烯层。
然而，当Ru沉积在石墨烯上时，初步薄膜测试表明，与纯Ru薄膜相比，金属-石墨烯混合物的电阻有所增加。这可以归因于薄膜覆盖不足和Ru晶粒较小。因此，要实现Ru在石墨烯上的优越生长，以促进结构的创建并降低电阻，仍然是一项具有挑战性的任务。
使用石墨烯的优势不仅限于半双重切割金属化方案，传统的双重切割铜集成也可以使用石墨烯作为扩散障碍层，以防止电子迁移。使用转移的石墨烯障碍层的铜线的时间依赖介电击穿（TDDB）测量表明，与未使用障碍层的对照样品相比，寿命提高了470倍，如图11b所示。然而，石墨烯在BEOL兼容温度下生长作为铜障碍层并未取得理想的结果，因为其晶粒较小且缺陷密度较高（见图11c）。通过使用Cu/Co/石墨烯堆栈并改善石墨烯的粘附性，寿命有可能得到提高。原子级薄的石墨烯层有助于减小整体障碍层厚度，这也是铜基互连进一步缩放的限制因素之一。尽管DFT计算预测石墨烯将是良好的障碍层，但在BEOL温度下生长低缺陷密度且无晶界或点缺陷的石墨烯仍然极具挑战性。
另一种方法是通过插层石墨烯来增加载流子密度。最近，通过用FeCl3插层石墨烯，得到了比铜更低的电阻率，如图 11d 所示。插层物质能够保持石墨烯的狄拉克圆锥，同时调节费米能级。然而，插层石墨烯的接触电阻仍然是一个挑战，可以通过选择 n 型插层物种来改善。另外，基于铁的插层剂因污染问题无法在硅器件流程中集成。
总之，上述潜在替代金属的例子清楚地表明，互连金属化是一个非常动态的领域。由于互连线的器件创新已受到限制，当前的重点是新材料，许多元素金属、化合物金属或复合金属目前正在研究中。然而，必须提到的是，前方仍然有许多挑战。许多新金属比目前使用的铜更加复杂，需要额外的组成控制、无序度降低或元素特定的表面化学等挑战。因此，集成这些新金属到实际的尺度化互连中，许多工艺创新（如清洗、刻蚀或抛光）是必需的。
为了实现这一点，必须尽早缩小潜在金属的范围。除了金属，改进互连介质材料也是至关重要的。空气间隙可以减少电容，但也会降低芯片的机械稳定性。此外，互连介质材料的热导率变得越来越关键，因此，具有较低介电常数和较高热导率的材料将是非常有吸引力的。
氮化硼无定形（α-BN）可能就是这样的材料。近期对α-BN的研究表明，该材料不仅具有低介电常数，而且还具有高热稳定性和良好的机械性能。通过使用原子层沉积（ALD）技术，将这种材料作为low K屏障集成是可行的，从而增加金属通孔的横截面。虽然此话题超出了本文的范围，但它显示了互连材料面临的多方面材料挑战，这些挑战将在未来多个技术节点中持续相关。
结论
新材料的引入对于集成电路的成功缩放至关重要。然而，我们正在接近这些材料在前端（FEOL）和后端（BEOL）应用中的物理和固有性质的极限。尽管继续使用硅（Si）作为沟道具有优势，但3D材料（如硅、硅锗或III-V族化合物）的厚度限制使得向亚纳米尺度缩放变得困难。低维材料如单壁碳纳米管（SWCNTs）、过渡金属二硫化物（TMDs）以及新发现的原子层沉积（ALD）无定形二维电子气（2DEG）In2O3可能提供有前景的替代方案。
鉴于当前硅缩放面临的挑战，可能需要采用异质CMOS方法，例如集成 MoS₂ 用于 nFET 和 WSe₂ 用于 pFET，或者将 In₂O₃ nFET 与 TMDs 或 SWCNTs 集成，以解决缺乏 In₂O₃ pFET和p型 WSe₂ 低导通电流及接触电阻的问题。然而，在建立可行的/可制造的CMOS工艺之前，所有这三种材料系统选项仍面临显著障碍，尤其是接触、掺杂和制造问题。
相比之下，将这些材料集成到 BEOL 应用中，在接触电阻和掺杂方面面临的挑战较小。对于In2O3，已建立的ALD工艺可能提供优势，前提是热散逸能够有效管理。过渡金属二硫化物由于其多样的带隙和可调性，可能会在BEOL应用中找到传感器和光源的应用。然而，对于SWCNTs，工业应用进展受到对齐问题的制约，特别是在更大的晶圆上，除非这些挑战得到充分解决。
对于铁电存储器，通过界面和热工程研究，氟化钙结构的铪酸盐已经展示了在可扩展性、极化和器件耐用性方面的高性能。近期的研究结果表明，在BEOL兼容的存储应用中，实现高剩余极化、耐用性和低矫顽力电场的潜力仍在继续开发中。基于 HZO 的堆叠材料已被应用于第一款双层32Gb非易失性动态随机存取存储器（NVDRAM）中的 1T1C 结构，展示了该材料的能力。然而，相对较低的剩余极化（Pr）要求在 1T1C 结构中有效影响访问晶体管时使用3D电容器，并且这些材料的多晶形特性导致较长的唤醒时间。
具有更高 Pr 的铁电材料可以通过允许更小的2D电容器来增强横向扩展性，而单相材料则可能改善唤醒时间。近期铁电钛酸钡（BaTiO₃）在尺度化方面的进展重新激发了对钙钛矿材料作为潜在解决方案的兴趣，前提是集成问题能够得到解决。具有较低结晶化温度的高 Pr 钙钛矿材料尤其受到关注。
除了活跃的晶体管和存储元件外，互连已经成为电路速度和功耗的主要瓶颈。新材料对于跟随晶体管和存储电容器缩放的互连尺寸缩放至关重要。一个关键要求是，新的金属化方案能够在不需要常规铜镶嵌金属化中通常所需的屏障层和衬底层的情况下可靠地运行，而这些层占据了互连的大量体积，但并未提高导电性。
此外，具有较短平均自由程的金属在较小尺寸下可能在电阻率方面优于铜，这促使了对一系列新金属在互连应用中的探索。像钌（Ru）和钼（Mo）这样的元素金属展示了卓越的可靠性和较低的线路电阻，并且是最接近于在大规模生产中实现的材料之一。研究人员还在探索复合金属和金属-石墨烯混合金属化方案，尽管这些选项更为复杂，并且在组成控制、无序度减少和元素特定的表面化学等方面面临挑战。
随着互连缩放变得越来越重要，对创新的无屏障金属化方法的需求成为未来技术节点的关键关注点。潜在材料的多样性确保了这一领域的研究将在未来的技术进步中保持相关性。
致谢作者：
Luigi Colombo, Fellow, IEEE, Salim El Kazzi, Mihaela Popovici, Gilles Delie, Dae Seon Kwon, Sean
RC McMitchell, Christoph Adelmann
来源：半导体行业观察
