摘要：AI芯片竞速赛正在推动三大刚性需求：算力堆叠需要更多裸片集成、散热成为核心考量、同时还要严控成本——在此趋势下，“先进封装”被从幕后推向台前，成为破局的关键。 先进封装技术（如2.5D/3D封装、Chiplet异构集成）通过高密度互连将多个裸片/芯粒（Chip
AI芯片竞速赛正在推动三大刚性需求：算力堆叠需要更多裸片集成、散热成为核心考量、同时还要严控成本——在此趋势下，“先进封装”被从幕后推向台前，成为破局的关键。 先进封装技术（如2.5D/3D封装、Chiplet异构集成）通过高密度互连将多个裸片/芯粒（Chiplet）集成于单一封装内，既突破单芯片物理极限提升算力，又能利用硅中介层/微凸块缩短互联距离降低功耗。同时，其模块化设计复用成熟工艺裸片，能够显著降低成本，成为同时满足性能、散热与成本需求的重要技术路径。 从当前顶尖AI芯片（如NVIDIA Blackwell B200、AMD Instinct MI325X、Google TPU v7-Ironwood等）对先进封装技术的依赖程度来看，其发展潜力已从“技术选项”升级为“战略必需品”，同时，台积电、英特尔、三星的竞争正从制程工艺延伸到先进封装主导权的全面争夺。
顶尖AI芯片数千亿晶体管集成，先进封装挑大梁！以NVIDIA的Blackwell B200芯片为例，采用了台积电4NP工艺，CoWoS-L封装技术，实现了2080亿个晶体管集成，是H100 800亿晶体管的2倍之多。相较而言，基于Hopper架构的H100采用的是CoWoS-S封装。 不论是CoWoS-L还是CoWoS-S，它们都是台积电满足高性能、高带宽、高集成度需求的2.5D封装技术。其主要区别在于中介层的不同：CoWoS-S使用单片硅中介层，而CoWoS-L采用混合中介层，进一步突破了尺寸限制。简言之，CoWoS-S 追求极致的互连性能和密度，适合集成度要求极高但尺寸未达极限的顶级芯片；CoWoS-L 追求突破尺寸限制和更高的成本效益，适合需要超大芯片、更多HBM或超大封装的应用场景。 随着AI 芯片对算力和内存带宽需求的爆炸式增长，CoWoS-L的重要性日益凸显。目前，在台积电CoWoS产能中，NVIDIA占整体供应量比重超过50%，是其CoWoS主要需求大厂，其需求也在影响着台积电CoWoS的技术格局。受NVIDIA Blackwell系列GPU量产需求推动，台积电预计，从2025年第四季度开始，将CoWoS封装工艺从CoWoS-S转向CoWoS-L制程。到2025年第四季度，CoWoS-L将占台积电CoWoS总产能的54.6%，CoWoS-S占38.5%，而CoWoS-R则占6.9%。 台积电这一转变，不仅反映了市场需求的变化，也显示了高端AI芯片对于先进封装技术的更高需求，并且也在重塑半导体制造的技术格局。 不仅如此，更深远的影响还在于产业链的价值重构和主导权转移——据公开数据，封装环节的价值占比从28nm时代的7%，飙升至3nm时代的25%。台积电凭借 CoWoS 技术将封测毛利率拉升至52%，倒逼传统封测巨头转型先进封装。甚至，芯片设计企业必须提前18个月与台积电协调封装方案，或可能因为封装资源不足被迫延迟量产。为什么先进封装对AI芯片如此重要？先进封装为什么如此重要？其实要从AI芯片的三个痛点说起——性能、成本、可行性，先进封装对AI芯片的重要性就可以浓缩为这三方面：它同时解决了AI芯片算力堆叠的物理限制、内存带宽瓶颈和成本矛盾，让性能飞跃成为可能。 打个比方，先进封装就像给AI芯片造了立体停车场。普通封装只能停三辆车（裸片）还堵车（内存墙），而先进封装却能修多层高楼（3D堆叠）加智能车道（硅中介层），还能混停不同车型（Chiplet）。 具体带来的好处包括：算力性能的突破，传统单芯片已无法容纳千亿级晶体管，先进封装（如3D堆叠、Chiplet）将多个裸片“拼积木”集成，算力密度提升数倍；其次是内存方面的突破，AI训练需每秒TB级数据吞吐，先进封装通过硅中介层+微凸块将HBM内存贴近处理器，带宽大幅提升（如HBM3e达1.2TB/s），打破“内存墙”；第三是经济性，摩尔定律逼近物理极限，7nm以下流片成本暴增，先进封装允许混合使用不同制程的裸片（如5nm计算芯粒+12nm I/O芯粒），成本得以大幅下降。 可以说，没有先进封装，AI芯片的算力、能效和性价比会撞上物理天花板——它从“可选项”变成了高性能AI芯片的生存刚需。 台积电方面指出，如果人工智能革命以目前的速度继续下去，将需要半导体行业做出更多贡献。十年内，它将需要推出一个1万亿晶体管的GPU，几乎是当今典型设备数量的10倍。尽管晶体管数量持续增加，但目前的单芯片设计受到光罩限制的挑战，最大的光罩限制约为800平方毫米。这不仅导致生产成本昂贵，而且在短期内难以实现一万亿晶体管的目标。台积电认为3D小芯片技术和3D堆叠将是实现此目标的关键。通过将多个芯片并排和叠加在一起，可以突破现有技术的局限，同时还能降低制造成本。 英特尔代工技术开发高级副总裁Navid Shahriari在接受媒体采访时谈到，所有先进封装能力都是权衡的结果，有些是为了优化密度，有些是为了优化面积，有些是为了优化功耗，还有一些则是需要构建出极其庞大复杂的芯片。未来十年，要是不推进先进封装技术的发展，就谈不上推进芯片制程工艺的进步。先进封装技术正变得越来越重要，未来十年是异构集成的时代。 市场机构Yole数据显示，2024年全球先进封装市场规模519亿美元，同比增长10.9%，显著快于传统封装市场增速。到2028年这一市场将达786亿美元，年均复合增速超10%。三巨头，加速差异化！面对AI芯片带来的挑战，三大半导体巨头结合自身优势和战略，在先进封装这个金字塔的不同层级发力，形成了差异化的技术路径：“代工之王”台积电追求通用性，注重高密度整合；英特尔IDM属性更强调灵活性，在异构集成有显著差异化优势；三星存储巨头则注重优化内存协同，形成存储-逻辑协同的技术优势。 通过以下对比，我们试图解读三大半导体巨头应对AI芯片挑战时的差异化技术路径与竞争格局，其核心差异源于技术基因、资源禀赋和战略聚焦点的不同，最终形成三条鲜明的技术路线：台积电以硅中介层（CoWoS）实现超大规模逻辑芯片与HBM的高速互联，支持千亿晶体管集成（如NVIDIA H100、B200）。其护城河是什么？本质在于通过系统级优化重构封装体系：将芯片制造的光刻、蚀刻、沉积技术应用于中介层加工，实现晶圆级互连精度；通过硅材质的物理特性（导热/导电/热匹配），解决高频信号完整性与万亿次焊接可靠性；最终让HBM与GPU的物理距离无限趋近，优化内存通道。这种从材料、架构到制程的全局创新，是台积电在AI芯片制造领域的真正根基。 其中，CoWoS-L的革新在于——用“硅桥岛链”替代“硅中介层”。例如在必要的性能关键区（GPU-HBM）保持微米级互连密度，在非关键区退守低成本有机互连，实现封装尺寸与成本的指数级优化。 英特尔通过EMIB/Foveros/Co-EMIB组合，灵活集成不同工艺的CPU/GPU/AI加速单元，提升能效比（例如Ponte Vecchio）。 在所有的异构集成先进封装技术中，英特尔EMIB的差异化之处在于，它是通过将硅桥嵌入基板内部并进行基板处理、以实现芯片间互连的。与基于中介层的技术相比，这种方法具有两大显著优势：一是整体周期更短，能更快实现从硅片到封装的转变（因为封装基本是在基板制造阶段完成的，而不是覆盖整个工艺流程）；二是可在基板上完成所有桥接工序，之后只需进行芯片的放置、封装与测试即可。这将为客户带来巨大的成本优势，可以在安装内存、高带宽内存之前，先对GPU或CPU进行复杂测试，当构建这些非常复杂的结构时，会有很多裸片需要堆叠，已知良好裸片（KGD）策略是非常关键的。并且，在第二代EMIB-T技术中，英特尔引入了TSV（硅通孔）技术，使桥接直接连接到下层基板，这样可以实现直接的电力传输，并且可以集成电容器、电压调节器等深度嵌入技术，提升供电能力。 此外，英特尔EMIB和Foveros技术能够共存的根本原因在于密度差异。如果用户需要非常小且密集的复杂技术，Foveros可能比其他技术更具优势，甚至对于许多带有内存的多芯片复合体而言。同时，引脚间距也在不断缩小，FCBGA封装的引脚间距大约是100微米，现在缩小到了EMIB的55微米和45微米。对于Foveros Direct技术，英特尔正在研究实现9微米的铜对铜引脚间距，并且有计划将其缩小到小于5微米，甚至更低的最终数值。 三星方面，最大的底气则来自于在先进封装领域实现存储优势的延伸，专注于优化HBM与逻辑芯片的物理距离（I-Cube/X-Cube），最大化带宽并降低延迟（如AI训练芯片）。这点对于存储依赖型客户，特别是AI初创企业来说非常有吸引力。 据了解，当集成六个或更多高带宽存储器的时候，大面积ABF基板的制造难度会迅速增加，而且会导致生产效率下降，H-Cube可以解决这个问题，能够在ABF基板上叠加大面积的HDI基板结构。H-Cube使得芯片和基板的焊锡球的间距缩短35%，缩小了ABF基本的尺寸，添加的HDI基板又确保了与系统板的连接。 三星还通过专有的信号/电源完整性分析，让集成更多逻辑芯片和高带宽存储器的情况下，H-Cube也能保持稳定的供电和信号传输，从而减少了损耗或失真，增加了该解决方案的可靠性。 此外，三星的 M-Series（无硅基板技术） 也是其颠覆传统封装材料的革命性创新，核心在于 “用有机复合材料替代硅中介层，实现高带宽、低成本、超大尺寸集成”。 目前看来，三大巨头的物理级创新已成为超越摩尔定律的关键战场，而技术路线的分化正推动AI芯片向更高集成度、更低功耗、更强灵活性加速演进。 一定程度上而言，先进封装的潜力决定了AI算力的天花板。三巨头竞争的下一步，短期来看，台积电仍然无敌，但CoWoS产能紧张或将是掣肘，随着AI芯片需求进一步加大，需要持续观望能否满足大部分客户需求。英特尔存在一定的赶超变量，IDM模式若能打通“设计-制程-封装-基板”全链，有望凭借凭玻璃基板+背面供电颠覆格局。三星则持续押注存储-逻辑集成路线，对它来说，下一步HBM4堆叠商用的落地情况至关重要。
未来胜负：玻璃基板+硅光互连是重要方向对于几家半导体巨头来说，胜负在于：谁能掌控“设计-制造-封装”全链条协同优化，谁将主导AI算力时代。放眼未来，玻璃基板和硅光互连集成是重要的发展方向。 据称，台积电正在根据NVIDIA需求为其未来的FOPLP（扇出型面板级封装）开发玻璃基板，该技术将在芯片尺寸和单位面积晶体管比例增加的情况下，实现诸多优势。 英特尔Navid Shahriari表示，基板是先进封装的核心，会持续受到关注。英特尔正在考虑使用更坚硬的材料作为基板，因为随着基板变得更薄、面积更大，翘曲和刚性问题变得更加突出。英特尔还在研究低损耗的基板核心材料，例如在基板上制作沟槽并嵌入电容器；同时，他们也在探索基板核心材料的创新，不过目前环氧树脂仍是主要选择。 三星方面，为了加快原型设计速度，据称正在开发小于100x100毫米的玻璃单元，而不是使用510x515毫米的大尺寸玻璃面板。尽管较小的尺寸可能会影响效率，但它将使三星能够更快地进入市场。 硅光互连集成方面，三巨头的核心目标是解决AI算力爆发下数据传输的“带宽墙”和“功耗墙”。从技术路线到商业落地，它们正通过光电共封装（CPO）、光学芯粒（Optical I/O）等创新，推动光信号替代电信号成为下一代芯片互连的主流。 台积电与博通已经利用3nm工艺成功试制了一项关键的CPO技术——微环调制器（MRM）。这一进展为将CPO与高性能计算（HPC）或用于AI应用的ASIC芯片集成铺平道路，实现计算任务从电信号传输到光信号的重大飞跃。 NVIDIA已经计划，2025年下半年推出的GB300 芯片将开始采用 CPO 技术，随后推出的 Rubin 架构也将采用该技术，旨在突破目前 NVLink 72 互连（最多可连接72个GB200芯片）的限制，提升通信质量，缓解 HPC 应用中的信号干扰和过热问题。 英特尔去年已经展示了完全集成的OCI（光学计算互连）芯粒，可与英特尔CPU封装在一起。该OCI芯粒可在最长可达100米的光纤上，单向支持64个32Gbps 通道，有望满足AI基础设施日益增长的对更高带宽、更低功耗和更长传输距离的需求。它将有助于实现可扩展的CPU和GPU集群连接，和包括一致性内存扩展及资源解聚的新型计算架构。这项突破性进展，有助于客户将硅光共封互连方案无缝集成到下一代计算系统中，提高带宽、降低功耗并延长传输距离。 三星的代工部门也正在加紧开发名为“I-CubeSo”和“I-CubeEo”的先进硅光子学工艺，三星晶圆代工部门总裁指出，硅光子技术可最大限度发挥芯片性能，在数据中心等需要高速传输的领域，可减少信号损失，解决散热问题，预计三星将在2027年完成硅光子技术。写在最后先进封装正在成为半导体最重要的赋能技术之一，特别是对于高端AI芯片来说更是如此。 传统芯片制造周期即将发生彻底变革，芯片行业结构的主要变化将主要体现在以下两方面：先进封装将成为一个对系统性能至关重要的差异化驱动因素；同时，先进封装设计贡献的价值份额将显著上升，突出其战略重要性。 未来，先进封装将会是更为复杂的制造过程，涉及通过EDA软件设计和模拟封装中的多个芯片。并且，创新材料亟需突破，以解决先进封装中众多界面的热膨胀和热传递等问题。并且，必须改进封装设备以满足先进封装不断减小的特征尺寸和不断提高的精度要求。这些将是行业共同面临的挑战和探寻的出路。来源：与非网