聚焦多芯片集成 Synopsys怎样攻克封装和互连难题？

摘要：异构系统集成，通常称为2.5D和3D IC设计，有望解决这些需求。然而，正如没有“免费午餐”一样，这些新的设计方法也带来了前所未有的与制造和成本相关的需求。事实证明，解决这一两难问题的方法需要结合先进的设计工具和专用知识产权。那么，Synopsys是怎么解决上

Mike Gianfagna 荣格电子芯片

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Synopsys通过其3DIO IP解决方案和3DIC工具使多芯片集成更紧密~

来源 / semiwiki;荣格电子芯片编译

作者 / Mike Gianfagna

有充分的证据表明，高性能计算、下一代服务器和AI加速器等技术正在以前所未有的速度处理大量数据，以实现更低的延迟和更低的功耗。

异构系统集成，通常称为2.5D和3D IC设计，有望解决这些需求。然而，正如没有“免费午餐”一样，这些新的设计方法也带来了前所未有的与制造和成本相关的需求。事实证明，解决这一两难问题的方法需要结合先进的设计工具和专用知识产权。那么，Synopsys是怎么解决上述难题的呢？

Part 1

构建问题

要将异构系统集成更接近现实，需要克服两个根本性挑战——封装和互连。让我们来看看每个关键需求。

处理大量数据的需要推动了先进封装的发展。这里有很多方法。2.5D和3D封装作为显著的解决方案而受到欢迎。在2.5D方法中，两块或多块芯片并排放置，中间用中介层连接。中介层作为高速通信接口，在单个封装中提供了更大的灵活性，以结合不同的功能。

对于3D IC，芯片通过垂直堆叠进行连接。这提高了性能和功能，允许集成有多个层的chiplets。一个关键趋势是缩小chiplets之间的凸点间距。这改善了互连距离和相关寄生效应。这些新的设计要求和先进的封装方法导致了从传统的铜uBUMP到最先进的40um间距uBUMP的重大转变，甚至进一步缩小到10um。

对于2.5D设计，芯片之间的连接通过位于中介层上的再分布层实现。芯片之间的距离通常为100um。对于3D设计，采用垂直堆叠技术可以直接连接两块芯片，将距离缩小到40um以下。结果是一块更小的基板。

采用这种方法后，IO不再需要放置在芯片边缘。此外，通过使用混合键合技术，芯片之间的垂直连接更加紧密。混合键合在封装中将芯片用微小的铜-铜连接（

Synopsys已经发布了关于所有这些趋势的有价值的技术简报。下面的图表摘自该文件，显示了这些显著的缩放趋势。

Part 2

解决问题

应对这些设计挑战需要高级EDA工具和专用IP的结合。总的来说，这两种方法构成了成功的设计方法。Synopsys以其2.5/3D设计工具而闻名。其3D IC Compiler是多芯片集成的关键推动者。实际上，所需的设计方法学涉及多个学科。

Synopsys 3DIC Compiler基于业内领先的数字实现平台，并采用通用融合数据模型，可实现无缝迁移至2.5/3D异构集成。在一个单一环境中，该平台允许基于分析的可行性探索、多芯片分区以及代工厂技术选择，用于原型设计和布局布线。

Synopsys 3DIC Compiler具备以下特性：

-提供高级的热分析、信号完整性分析和功率传输网络（PDN）分析与优化功能。

-支持广泛的先进封装技术，包括2.5D/3D封装、基板级设计、硅穿孔（TSV）和混合键合。

-支持多种多芯片设计所需的晶圆厂技术，包括台积电、三星、英特尔、格芯、Rapidus、联电和中芯国际。

-与经过硅验证的Synopsys IP解决方案无缝集成，以实现快速、可靠的芯片间和芯片间连接，从而简化实施和IP集成。

-提供使用Platform Architect for Multi-Die进行早期物理感知功能架构探索和优化的能力。

-与Synopsys的制造和可靠性IP解决方案集成，以实现硅生命周期管理和生产/现场监控、测试和修复。

总结来看，Synopsys 3DIC Compiler专门针对多芯片异构集成进行了优化，可实现功率、性能和面积的最佳平衡，以满足3D堆叠的封装需求。实际上，3DIO IP还使时序收敛速度更快。

让我们来看看Synopsys如何通过其3DIO IP解决方案和3DIC工具使多芯片集成更紧密。要更好地了解其工作原理，请看该解决方案的关键组件：

Synopsys3DIO包括与Synopsys标准单元库兼容的合成友好型Tx/Rx单元以及用于实现最佳ESD保护的可配置电荷设备模型。随着IO通道数量的增加，优化的Synopsys3DIO解决方案利用自动布局布线环境直接将IO放置在BUMP上。该解决方案支持使用uBUMP和混合BUMP的2.5D和3D封装。Synopsys的3DIO单元支持高数据速率，并提供最低功耗的解决方案，其面积最优化，可适用于混合BUMP区域。

Synopsys Source Synchronous 3DIO (SS3DIO) 将可综合的3DIO单元解决方案扩展为具有时钟前向功能，以帮助降低比特误码率并简化不同芯片之间的时序收敛。SS3DIO提供可扩展性，可创建具有最佳PPA和ESD的自定义大小宏单元。TX、RX和时钟电路支持匹配的数据和时钟路径，数据在传输时钟边沿发射，在相应的接收时钟边沿捕获。

Synopsys Source Synchronous 3DIO PHY是一款内置冗余的64位强化PHY模块，专为最高性能而优化。具有CLK前向功能的3DIO PHY可降低比特误码率，并通过优化POWER/CLK/GND BUMP的布局来简化实现。

下图摘自Synopsys技术简报，概述了Synopsys 3DIO IP解决方案如何帮助解决各种设计挑战。