摘要：绝缘体上硅（SOI）技术已经存在了数十年，尽管具有若干技术优势（更低的功耗、更短的门延迟、减少的寄生电容），但它并未取代体硅CMOS工艺技术。对于某些特定应用，其益处可能超过晶圆成本更高和浮体效应、历史效应等设计挑战。
绝缘体上硅（SOI）技术已经存在了数十年，尽管具有若干技术优势（更低的功耗、更短的门延迟、减少的寄生电容），但它并未取代体硅CMOS工艺技术。对于某些特定应用，其益处可能超过晶圆成本更高和浮体效应、历史效应等设计挑战。
绝缘体上硅技术对传统的静电放电（ESD）保护概念的行为有显著影响。本文讨论了这些挑战，并提供了如何解决这些挑战的示例。
FD-SOI 晶圆和典型的 NMOS 晶体管横截面
ESD挑战
在先进的SOI技术中，ESD保护面临若干挑战：
与基于体硅晶圆的先进CMOS技术类似，用于核心保护的ESD设计窗口的可用余量非常窄。即使瞬时（100ns）超过4V至5V，薄栅氧也会受损。由于硅薄膜很薄，ESD器件的深度与体硅技术相比更浅。结更浅，减少了散热体积。此外，器件下方的埋氧层（BOX）阻止了热量向晶圆其他部分的传递。对于相同的硅面积，SOI中的ESD器件表现出更高的导通电阻，并且也在更低的电流水平下失效。与体硅器件相比，MOS晶体管的灵敏度更高（见下文）。幸运的是，SOI技术也能为定制ESD单元提供许多优势：
由于器件与晶圆的衬底完全隔离，ESD设计者可以轻松地将多个器件堆叠在一起，为高压容限接口创建保护。在体硅CMOS中，N阱二极管中的寄生PNP晶体管为ESD电流提供了一条进入衬底的路径。当设计者使用此类二极管堆时，达林顿效应会放大漏电流。注入衬底的ESD电流可能导致附近寄生器件的意外开启，从而引起电路闩锁。这些效应在SOI技术中得以避免。传统ESD保护器件
本文讨论了典型的ESD概念，如二极管、回滞（snapback）和主动MOS晶体管及其在SOI工艺技术中的行为。
二极管
二极管是构建全芯片ESD保护方法的重要基石。IC设计者将ESD二极管用于多种应力组合。
ESD 二极管通常用于 I/O 保护（此处所示）、VSS 和 VDD 之间以及不同 GND 节点之间。
如引言所述，SOI技术中的挑战在于降低正向模式下的电阻率并提高ESD鲁棒性。因为STI隔离向下延伸至BOX层，所以在SOI技术中设计二极管有两种方法：
选项1
阻挡N+和P+结之间的STI氧化物（'NO-STI'二极管）。这意味着有源区（OD）层也绘制在两个区域之间。必须阻挡硅化物层以防止两个重掺杂区域之间短路。两个结之间的距离需要增加，导致正向模式下的电阻更高。选项2
在两个结之间插入一个栅极（'栅控'二极管）。这创造了更紧凑的布局，导致正向导通时的串联电阻降低。与第一个选项相比，阳极-阴极间距（LAC）减小。下图比较了在 65nm SOI 工艺中的两种布局选项。
比较专有 65nm SOI 技术的两种二极管布局概念。STI 隔离层必须在阳极和阴极之间移除。这可以通过（左图）扩展两个区域之间的有源区来实现，或者通过（右图）在它们之间添加一个栅极来实现。右图方案能提高 ESD 性能并降低电阻率。
很明显，虽然栅控二极管是SOI技术的最佳解决方案，但必须指出其每微米周长的ESD鲁棒性（9mA/μm）远低于（大约1/4）体硅CMOS中的同类器件。
回滞MOS
NMOS晶体管在成熟的体硅CMOS技术中广泛用于ESD保护。寄生双极NPN器件提供每微米周长的高ESD鲁棒性（10mA/μm）。然而，在薄膜SOI技术中，此性能降至1mA/μm或更低。此外，分析表明在不同芯片上相同布局之间存在巨大的统计差异。
除了用于耗散ESD能量的体积显著减小外，NMOS体区的完全隔离阻止了NPN基极电位向相邻布局指状结构的传输。
体材料和 SOI 工艺中 NMOS 晶体管的横截面图形表示。在体材料工艺（顶部），一个指状结构的双极 NPN 基（P-bulk）电势可以轻易地传递到相邻的指状结构，因为所有的 NPN 基区都是在共享的 p 衬底中创建的。对于薄膜 SOI 工艺（底部），每个寄生 NPN 器件的基区是完全相互隔离的。
确保ESD应力事件期间MOS晶体管多个分段同时开启有另一种方法。IC设计者可以增加漏极面积（漏极接触点到栅极的间距）并移除硅化物。这提高了NMOS器件的失效电压，确保相邻指状结构/分段中的寄生NPN晶体管也会开启。然而，此技术增加了所需面积和寄生电容。大多数情况下，最好防止ESD电流流经MOS（输出驱动器）器件，而是使用并联的ESD解决方案。
主动MOS
虽然回滞MOS和二极管结构在SOI技术中的性能要差得多，但幸运的是，也有一些ESD概念具有类似的行为。许多IC设计者和代工厂在电源线之间采用所谓的BigFET保护（"轨式"）钳位电路。在这种情况下，使用RC/转换速率检测电路（以及几个反相器）在发生ESD事件时快速开启大的MOS晶体管。这种BigFET设计的每面积ESD鲁棒性通常低于体硅CMOS中的回滞MOS鲁棒性。在SOI技术中，其性能大致相同。
在ESD应力期间，MOS晶体管工作在主动模式下，可以使用代工厂提供的Spice模型轻松进行仿真。不需要在漏极上使用硅化物阻挡来增强多指开启。在体硅或SOI工艺节点中，每面积的ESD鲁棒性大致相同。
Sofics的经验
Sofics的工程师支持过许多SOI技术项目，既有代工厂的，也有集成器件制造商（IDM）的专有工艺。
Sofics为SOI技术提供三类解决方案：
工程师们在与SOI工艺相关的（ESD）挑战和解决方案方面积累了具体的技术知识，例如最大化减少ESD保护所需面积的技术。一些Sofics的专利解决方案可移植到SOI技术，如二极管触发可控硅（DTSCR）。SOI特定专利，如SOI-SCR设计和新型ESD鲁棒回滞MOS布局。Sofics的解决方案示例
改进回滞MOS晶体管
工程师发明了一种新颖的方法来增强SOI技术中NMOS晶体管的ESD鲁棒性。如上所述，BOX层阻止了相邻指状结构之间的体耦合。这可以通过BCMOS专利中描述的特殊布局技术来恢复。在布局中，源极和漏极区域被P+、附加栅极或仅无注入的有源区打断。
布局视图（顶部）和不同“体耦合”技术的横截面，用于连接相邻指状区域的体区域。
在这三种选项中，在相邻指状结构的区域之间创建了一个P型"隧道"。结果非常显著：每面积的ESD性能提高了2倍。
使用 Sofics 的专有体耦合技术，瞬回 NMOS 器件性能提升 2 倍。左侧是硅化物阻挡区域的优化。右侧的 BCMOS 解决方案导致触发电压更低，触发更均匀，且在更小的区域内实现。
在SOI中实现可控硅
在SOI技术上进行设计的IC设计者通常很高兴他们不再需要考虑闩锁问题。在体硅CMOS和BCD技术中，闩锁事件可能导致大量问题，甚至导致芯片毁坏。然而，在SOI技术中，寄生SCR被消除了。
但是，SCR器件也可用作非常高效的ESD钳位，并且可以使其对闩锁免疫。Sofics的另一项关键发明是在SOI技术中实现SCR钳位器的设计。它涉及绘制更大的有源区（覆盖整个SCR器件），阻挡跨过低掺杂区域的硅化物层，并分割阳极/阴极区域以引入G1/G2触发岛。
在 SOI 技术中，1.0V 薄氧化层 snapback NMOS 器件与二极管触发的 SCR 器件的比较。SCR 的低钳位电压为 ESD 设计窗口提供了额外的余量。
结论
SOI技术给ESD设计者带来了若干挑战，例如狭窄的ESD设计窗口、敏感的MOS晶体管以及由于薄膜导致的高电阻率。本文针对这些问题提供了更多背景信息和示例数据。
幸运的是，有多种方法可以克服这些挑战。Sofics通过新颖的ESD概念支持IC公司，以提高IC性能和ESD鲁棒性。已经开发了各种新的布局技术，以实现具有低触发和钳位电压的回滞MOS晶体管和可控硅。
来源：卡比獸papa
