实验12-移位寄存器的设计及应用 module shift_reg8b( input wire clk,S_L,s_in, input wire [7:0] p_in, output wire [7:0] Q); FD...... OR2...... AND2...... AND2...... 实验 btn num clk 移位寄存器 2025-06-27 17:54 2